tmk_core/tool/mbed/mbed-sdk/libraries/mbed/targets/cmsis/TARGET_STM/TARGET_STM32F4/TARGET_UBLOX_C029/stm32f439xx.h

   1 /**
   2   ******************************************************************************
   3   * @file    stm32f439xx.h
   4   * @author  MCD Application Team
   5   * @version V2.1.0
   6   * @date    19-June-2014
   7   * @brief   CMSIS STM32F439xx Device Peripheral Access Layer Header File.
   8   *
   9   *          This file contains:
  10   *           - Data structures and the address mapping for all peripherals
  11   *           - Peripheral's registers declarations and bits definition
  12   *           - Macros to access peripheral\92s registers hardware
  13   *
  14   ******************************************************************************
  15   * @attention
  16   *
  17   * <h2><center>&copy; COPYRIGHT(c) 2014 STMicroelectronics</center></h2>
  18   *
  19   * Redistribution and use in source and binary forms, with or without modification,
  20   * are permitted provided that the following conditions are met:
  21   *   1. Redistributions of source code must retain the above copyright notice,
  22   *      this list of conditions and the following disclaimer.
  23   *   2. Redistributions in binary form must reproduce the above copyright notice,
  24   *      this list of conditions and the following disclaimer in the documentation
  25   *      and/or other materials provided with the distribution.
  26   *   3. Neither the name of STMicroelectronics nor the names of its contributors
  27   *      may be used to endorse or promote products derived from this software
  28   *      without specific prior written permission.
  29   *
  30   * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  31   * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  32   * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  33   * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
  34   * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  35   * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  36   * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
  37   * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
  38   * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  39   * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  40   *
  41   ******************************************************************************
  42   */
  43
  44 /** @addtogroup CMSIS_Device
  45   * @{
  46   */
  47
  48 /** @addtogroup stm32f439xx
  49   * @{
  50   */
  51
  52 #ifndef __STM32F439xx_H
  53 #define __STM32F439xx_H
  54
  55 #ifdef __cplusplus
  56  extern "C" {
  57 #endif /* __cplusplus */
  58
  59 /** @addtogroup Configuration_section_for_CMSIS
  60   * @{
  61   */
  62
  63 /**
  64   * @brief Configuration of the Cortex-M4 Processor and Core Peripherals
  65   */
  66 #define __CM4_REV                 0x0001  /*!< Core revision r0p1                            */
  67 #define __MPU_PRESENT             1       /*!< STM32F4XX provides an MPU                     */
  68 #define __NVIC_PRIO_BITS          4       /*!< STM32F4XX uses 4 Bits for the Priority Levels */
  69 #define __Vendor_SysTickConfig    0       /*!< Set to 1 if different SysTick Config is used  */
  70 #define __FPU_PRESENT             1       /*!< FPU present                                   */
  71
  72 /**
  73   * @}
  74   */
  75
  76 /** @addtogroup Peripheral_interrupt_number_definition
  77   * @{
  78   */
  79
  80 /**
  81  * @brief STM32F4XX Interrupt Number Definition, according to the selected device
  82  *        in @ref Library_configuration_section
  83  */
  84 typedef enum
  85 {
  86 /******  Cortex-M4 Processor Exceptions Numbers ****************************************************************/
  87   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                                          */
  88   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M4 Memory Management Interrupt                           */
  89   BusFault_IRQn               = -11,    /*!< 5 Cortex-M4 Bus Fault Interrupt                                   */
  90   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M4 Usage Fault Interrupt                                 */
  91   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M4 SV Call Interrupt                                    */
  92   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M4 Debug Monitor Interrupt                              */
  93   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M4 Pend SV Interrupt                                    */
  94   SysTick_IRQn                = -1,     /*!< 15 Cortex-M4 System Tick Interrupt                                */
  95 /******  STM32 specific Interrupt Numbers **********************************************************************/
  96   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                                         */
  97   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt                         */
  98   TAMP_STAMP_IRQn             = 2,      /*!< Tamper and TimeStamp interrupts through the EXTI line             */
  99   RTC_WKUP_IRQn               = 3,      /*!< RTC Wakeup interrupt through the EXTI line                        */
 100   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                                            */
 101   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                              */
 102   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                              */
 103   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                              */
 104   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                              */
 105   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                              */
 106   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                              */
 107   DMA1_Stream0_IRQn           = 11,     /*!< DMA1 Stream 0 global Interrupt                                    */
 108   DMA1_Stream1_IRQn           = 12,     /*!< DMA1 Stream 1 global Interrupt                                    */
 109   DMA1_Stream2_IRQn           = 13,     /*!< DMA1 Stream 2 global Interrupt                                    */
 110   DMA1_Stream3_IRQn           = 14,     /*!< DMA1 Stream 3 global Interrupt                                    */
 111   DMA1_Stream4_IRQn           = 15,     /*!< DMA1 Stream 4 global Interrupt                                    */
 112   DMA1_Stream5_IRQn           = 16,     /*!< DMA1 Stream 5 global Interrupt                                    */
 113   DMA1_Stream6_IRQn           = 17,     /*!< DMA1 Stream 6 global Interrupt                                    */
 114   ADC_IRQn                    = 18,     /*!< ADC1, ADC2 and ADC3 global Interrupts                             */
 115   CAN1_TX_IRQn                = 19,     /*!< CAN1 TX Interrupt                                                 */
 116   CAN1_RX0_IRQn               = 20,     /*!< CAN1 RX0 Interrupt                                                */
 117   CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                                */
 118   CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                                */
 119   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                                     */
 120   TIM1_BRK_TIM9_IRQn          = 24,     /*!< TIM1 Break interrupt and TIM9 global interrupt                    */
 121   TIM1_UP_TIM10_IRQn          = 25,     /*!< TIM1 Update Interrupt and TIM10 global interrupt                  */
 122   TIM1_TRG_COM_TIM11_IRQn     = 26,     /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
 123   TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                                    */
 124   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                             */
 125   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                             */
 126   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                             */
 127   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                              */
 128   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                              */
 129   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                              */
 130   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                              */
 131   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                             */
 132   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                             */
 133   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                                           */
 134   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                                           */
 135   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                                           */
 136   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                                   */
 137   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm (A and B) through EXTI Line Interrupt                   */
 138   OTG_FS_WKUP_IRQn            = 42,     /*!< USB OTG FS Wakeup through EXTI line interrupt                     */
 139   TIM8_BRK_TIM12_IRQn         = 43,     /*!< TIM8 Break Interrupt and TIM12 global interrupt                   */
 140   TIM8_UP_TIM13_IRQn          = 44,     /*!< TIM8 Update Interrupt and TIM13 global interrupt                  */
 141   TIM8_TRG_COM_TIM14_IRQn     = 45,     /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
 142   TIM8_CC_IRQn                = 46,     /*!< TIM8 Capture Compare Interrupt                                    */
 143   DMA1_Stream7_IRQn           = 47,     /*!< DMA1 Stream7 Interrupt                                            */
 144   FMC_IRQn                    = 48,     /*!< FMC global Interrupt                                              */
 145   SDIO_IRQn                   = 49,     /*!< SDIO global Interrupt                                             */
 146   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                             */
 147   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                             */
 148   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                                            */
 149   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                                            */
 150   TIM6_DAC_IRQn               = 54,     /*!< TIM6 global and DAC1&2 underrun error  interrupts                 */
 151   TIM7_IRQn                   = 55,     /*!< TIM7 global interrupt                                             */
 152   DMA2_Stream0_IRQn           = 56,     /*!< DMA2 Stream 0 global Interrupt                                    */
 153   DMA2_Stream1_IRQn           = 57,     /*!< DMA2 Stream 1 global Interrupt                                    */
 154   DMA2_Stream2_IRQn           = 58,     /*!< DMA2 Stream 2 global Interrupt                                    */
 155   DMA2_Stream3_IRQn           = 59,     /*!< DMA2 Stream 3 global Interrupt                                    */
 156   DMA2_Stream4_IRQn           = 60,     /*!< DMA2 Stream 4 global Interrupt                                    */
 157   ETH_IRQn                    = 61,     /*!< Ethernet global Interrupt                                         */
 158   ETH_WKUP_IRQn               = 62,     /*!< Ethernet Wakeup through EXTI line Interrupt                       */
 159   CAN2_TX_IRQn                = 63,     /*!< CAN2 TX Interrupt                                                 */
 160   CAN2_RX0_IRQn               = 64,     /*!< CAN2 RX0 Interrupt                                                */
 161   CAN2_RX1_IRQn               = 65,     /*!< CAN2 RX1 Interrupt                                                */
 162   CAN2_SCE_IRQn               = 66,     /*!< CAN2 SCE Interrupt                                                */
 163   OTG_FS_IRQn                 = 67,     /*!< USB OTG FS global Interrupt                                       */
 164   DMA2_Stream5_IRQn           = 68,     /*!< DMA2 Stream 5 global interrupt                                    */
 165   DMA2_Stream6_IRQn           = 69,     /*!< DMA2 Stream 6 global interrupt                                    */
 166   DMA2_Stream7_IRQn           = 70,     /*!< DMA2 Stream 7 global interrupt                                    */
 167   USART6_IRQn                 = 71,     /*!< USART6 global interrupt                                           */
 168   I2C3_EV_IRQn                = 72,     /*!< I2C3 event interrupt                                              */
 169   I2C3_ER_IRQn                = 73,     /*!< I2C3 error interrupt                                              */
 170   OTG_HS_EP1_OUT_IRQn         = 74,     /*!< USB OTG HS End Point 1 Out global interrupt                       */
 171   OTG_HS_EP1_IN_IRQn          = 75,     /*!< USB OTG HS End Point 1 In global interrupt                        */
 172   OTG_HS_WKUP_IRQn            = 76,     /*!< USB OTG HS Wakeup through EXTI interrupt                          */
 173   OTG_HS_IRQn                 = 77,     /*!< USB OTG HS global interrupt                                       */
 174   DCMI_IRQn                   = 78,     /*!< DCMI global interrupt                                             */
 175   CRYP_IRQn                   = 79,     /*!< CRYP crypto global interrupt                                      */
 176   HASH_RNG_IRQn               = 80,     /*!< Hash and Rng global interrupt                                     */
 177   FPU_IRQn                    = 81,     /*!< FPU global interrupt                                              */
 178   UART7_IRQn                  = 82,     /*!< UART7 global interrupt                                            */
 179   UART8_IRQn                  = 83,     /*!< UART8 global interrupt                                            */
 180   SPI4_IRQn                   = 84,     /*!< SPI4 global Interrupt                                             */
 181   SPI5_IRQn                   = 85,     /*!< SPI5 global Interrupt                                             */
 182   SPI6_IRQn                   = 86,     /*!< SPI6 global Interrupt                                             */
 183   SAI1_IRQn                   = 87,     /*!< SAI1 global Interrupt                                             */
 184   LTDC_IRQn                   = 88,     /*!< LTDC global Interrupt                                              */
 185   LTDC_ER_IRQn                = 89,     /*!< LTDC Error global Interrupt                                        */
 186   DMA2D_IRQn                  = 90      /*!< DMA2D global Interrupt                                            */
 187 } IRQn_Type;
 188
 189 /**
 190   * @}
 191   */
 192
 193 #include "core_cm4.h"             /* Cortex-M4 processor and core peripherals */
 194 #include "system_stm32f4xx.h"
 195 #include <stdint.h>
 196
 197 /** @addtogroup Peripheral_registers_structures
 198   * @{
 199   */
 200
 201 /**
 202   * @brief Analog to Digital Converter
 203   */
 204
 205 typedef struct
 206 {
 207   __IO uint32_t SR;     /*!< ADC status register,                         Address offset: 0x00 */
 208   __IO uint32_t CR1;    /*!< ADC control register 1,                      Address offset: 0x04 */
 209   __IO uint32_t CR2;    /*!< ADC control register 2,                      Address offset: 0x08 */
 210   __IO uint32_t SMPR1;  /*!< ADC sample time register 1,                  Address offset: 0x0C */
 211   __IO uint32_t SMPR2;  /*!< ADC sample time register 2,                  Address offset: 0x10 */
 212   __IO uint32_t JOFR1;  /*!< ADC injected channel data offset register 1, Address offset: 0x14 */
 213   __IO uint32_t JOFR2;  /*!< ADC injected channel data offset register 2, Address offset: 0x18 */
 214   __IO uint32_t JOFR3;  /*!< ADC injected channel data offset register 3, Address offset: 0x1C */
 215   __IO uint32_t JOFR4;  /*!< ADC injected channel data offset register 4, Address offset: 0x20 */
 216   __IO uint32_t HTR;    /*!< ADC watchdog higher threshold register,      Address offset: 0x24 */
 217   __IO uint32_t LTR;    /*!< ADC watchdog lower threshold register,       Address offset: 0x28 */
 218   __IO uint32_t SQR1;   /*!< ADC regular sequence register 1,             Address offset: 0x2C */
 219   __IO uint32_t SQR2;   /*!< ADC regular sequence register 2,             Address offset: 0x30 */
 220   __IO uint32_t SQR3;   /*!< ADC regular sequence register 3,             Address offset: 0x34 */
 221   __IO uint32_t JSQR;   /*!< ADC injected sequence register,              Address offset: 0x38*/
 222   __IO uint32_t JDR1;   /*!< ADC injected data register 1,                Address offset: 0x3C */
 223   __IO uint32_t JDR2;   /*!< ADC injected data register 2,                Address offset: 0x40 */
 224   __IO uint32_t JDR3;   /*!< ADC injected data register 3,                Address offset: 0x44 */
 225   __IO uint32_t JDR4;   /*!< ADC injected data register 4,                Address offset: 0x48 */
 226   __IO uint32_t DR;     /*!< ADC regular data register,                   Address offset: 0x4C */
 227 } ADC_TypeDef;
 228
 229 typedef struct
 230 {
 231   __IO uint32_t CSR;    /*!< ADC Common status register,                  Address offset: ADC1 base address + 0x300 */
 232   __IO uint32_t CCR;    /*!< ADC common control register,                 Address offset: ADC1 base address + 0x304 */
 233   __IO uint32_t CDR;    /*!< ADC common regular data register for dual
 234                              AND triple modes,                            Address offset: ADC1 base address + 0x308 */
 235 } ADC_Common_TypeDef;
 236
 237
 238 /**
 239   * @brief Controller Area Network TxMailBox
 240   */
 241
 242 typedef struct
 243 {
 244   __IO uint32_t TIR;  /*!< CAN TX mailbox identifier register */
 245   __IO uint32_t TDTR; /*!< CAN mailbox data length control and time stamp register */
 246   __IO uint32_t TDLR; /*!< CAN mailbox data low register */
 247   __IO uint32_t TDHR; /*!< CAN mailbox data high register */
 248 } CAN_TxMailBox_TypeDef;
 249
 250 /**
 251   * @brief Controller Area Network FIFOMailBox
 252   */
 253
 254 typedef struct
 255 {
 256   __IO uint32_t RIR;  /*!< CAN receive FIFO mailbox identifier register */
 257   __IO uint32_t RDTR; /*!< CAN receive FIFO mailbox data length control and time stamp register */
 258   __IO uint32_t RDLR; /*!< CAN receive FIFO mailbox data low register */
 259   __IO uint32_t RDHR; /*!< CAN receive FIFO mailbox data high register */
 260 } CAN_FIFOMailBox_TypeDef;
 261
 262 /**
 263   * @brief Controller Area Network FilterRegister
 264   */
 265
 266 typedef struct
 267 {
 268   __IO uint32_t FR1; /*!< CAN Filter bank register 1 */
 269   __IO uint32_t FR2; /*!< CAN Filter bank register 1 */
 270 } CAN_FilterRegister_TypeDef;
 271
 272 /**
 273   * @brief Controller Area Network
 274   */
 275
 276 typedef struct
 277 {
 278   __IO uint32_t              MCR;                 /*!< CAN master control register,         Address offset: 0x00          */
 279   __IO uint32_t              MSR;                 /*!< CAN master status register,          Address offset: 0x04          */
 280   __IO uint32_t              TSR;                 /*!< CAN transmit status register,        Address offset: 0x08          */
 281   __IO uint32_t              RF0R;                /*!< CAN receive FIFO 0 register,         Address offset: 0x0C          */
 282   __IO uint32_t              RF1R;                /*!< CAN receive FIFO 1 register,         Address offset: 0x10          */
 283   __IO uint32_t              IER;                 /*!< CAN interrupt enable register,       Address offset: 0x14          */
 284   __IO uint32_t              ESR;                 /*!< CAN error status register,           Address offset: 0x18          */
 285   __IO uint32_t              BTR;                 /*!< CAN bit timing register,             Address offset: 0x1C          */
 286   uint32_t                   RESERVED0[88];       /*!< Reserved, 0x020 - 0x17F                                            */
 287   CAN_TxMailBox_TypeDef      sTxMailBox[3];       /*!< CAN Tx MailBox,                      Address offset: 0x180 - 0x1AC */
 288   CAN_FIFOMailBox_TypeDef    sFIFOMailBox[2];     /*!< CAN FIFO MailBox,                    Address offset: 0x1B0 - 0x1CC */
 289   uint32_t                   RESERVED1[12];       /*!< Reserved, 0x1D0 - 0x1FF                                            */
 290   __IO uint32_t              FMR;                 /*!< CAN filter master register,          Address offset: 0x200         */
 291   __IO uint32_t              FM1R;                /*!< CAN filter mode register,            Address offset: 0x204         */
 292   uint32_t                   RESERVED2;           /*!< Reserved, 0x208                                                    */
 293   __IO uint32_t              FS1R;                /*!< CAN filter scale register,           Address offset: 0x20C         */
 294   uint32_t                   RESERVED3;           /*!< Reserved, 0x210                                                    */
 295   __IO uint32_t              FFA1R;               /*!< CAN filter FIFO assignment register, Address offset: 0x214         */
 296   uint32_t                   RESERVED4;           /*!< Reserved, 0x218                                                    */
 297   __IO uint32_t              FA1R;                /*!< CAN filter activation register,      Address offset: 0x21C         */
 298   uint32_t                   RESERVED5[8];        /*!< Reserved, 0x220-0x23F                                              */
 299   CAN_FilterRegister_TypeDef sFilterRegister[28]; /*!< CAN Filter Register,                 Address offset: 0x240-0x31C   */
 300 } CAN_TypeDef;
 301
 302 /**
 303   * @brief CRC calculation unit
 304   */
 305
 306 typedef struct
 307 {
 308   __IO uint32_t DR;         /*!< CRC Data register,             Address offset: 0x00 */
 309   __IO uint8_t  IDR;        /*!< CRC Independent data register, Address offset: 0x04 */
 310   uint8_t       RESERVED0;  /*!< Reserved, 0x05                                      */
 311   uint16_t      RESERVED1;  /*!< Reserved, 0x06                                      */
 312   __IO uint32_t CR;         /*!< CRC Control register,          Address offset: 0x08 */
 313 } CRC_TypeDef;
 314
 315 /**
 316   * @brief Digital to Analog Converter
 317   */
 318
 319 typedef struct
 320 {
 321   __IO uint32_t CR;       /*!< DAC control register,                                    Address offset: 0x00 */
 322   __IO uint32_t SWTRIGR;  /*!< DAC software trigger register,                           Address offset: 0x04 */
 323   __IO uint32_t DHR12R1;  /*!< DAC channel1 12-bit right-aligned data holding register, Address offset: 0x08 */
 324   __IO uint32_t DHR12L1;  /*!< DAC channel1 12-bit left aligned data holding register,  Address offset: 0x0C */
 325   __IO uint32_t DHR8R1;   /*!< DAC channel1 8-bit right aligned data holding register,  Address offset: 0x10 */
 326   __IO uint32_t DHR12R2;  /*!< DAC channel2 12-bit right aligned data holding register, Address offset: 0x14 */
 327   __IO uint32_t DHR12L2;  /*!< DAC channel2 12-bit left aligned data holding register,  Address offset: 0x18 */
 328   __IO uint32_t DHR8R2;   /*!< DAC channel2 8-bit right-aligned data holding register,  Address offset: 0x1C */
 329   __IO uint32_t DHR12RD;  /*!< Dual DAC 12-bit right-aligned data holding register,     Address offset: 0x20 */
 330   __IO uint32_t DHR12LD;  /*!< DUAL DAC 12-bit left aligned data holding register,      Address offset: 0x24 */
 331   __IO uint32_t DHR8RD;   /*!< DUAL DAC 8-bit right aligned data holding register,      Address offset: 0x28 */
 332   __IO uint32_t DOR1;     /*!< DAC channel1 data output register,                       Address offset: 0x2C */
 333   __IO uint32_t DOR2;     /*!< DAC channel2 data output register,                       Address offset: 0x30 */
 334   __IO uint32_t SR;       /*!< DAC status register,                                     Address offset: 0x34 */
 335 } DAC_TypeDef;
 336
 337 /**
 338   * @brief Debug MCU
 339   */
 340
 341 typedef struct
 342 {
 343   __IO uint32_t IDCODE;  /*!< MCU device ID code,               Address offset: 0x00 */
 344   __IO uint32_t CR;      /*!< Debug MCU configuration register, Address offset: 0x04 */
 345   __IO uint32_t APB1FZ;  /*!< Debug MCU APB1 freeze register,   Address offset: 0x08 */
 346   __IO uint32_t APB2FZ;  /*!< Debug MCU APB2 freeze register,   Address offset: 0x0C */
 347 }DBGMCU_TypeDef;
 348
 349 /**
 350   * @brief DCMI
 351   */
 352
 353 typedef struct
 354 {
 355   __IO uint32_t CR;       /*!< DCMI control register 1,                       Address offset: 0x00 */
 356   __IO uint32_t SR;       /*!< DCMI status register,                          Address offset: 0x04 */
 357   __IO uint32_t RISR;     /*!< DCMI raw interrupt status register,            Address offset: 0x08 */
 358   __IO uint32_t IER;      /*!< DCMI interrupt enable register,                Address offset: 0x0C */
 359   __IO uint32_t MISR;     /*!< DCMI masked interrupt status register,         Address offset: 0x10 */
 360   __IO uint32_t ICR;      /*!< DCMI interrupt clear register,                 Address offset: 0x14 */
 361   __IO uint32_t ESCR;     /*!< DCMI embedded synchronization code register,   Address offset: 0x18 */
 362   __IO uint32_t ESUR;     /*!< DCMI embedded synchronization unmask register, Address offset: 0x1C */
 363   __IO uint32_t CWSTRTR;  /*!< DCMI crop window start,                        Address offset: 0x20 */
 364   __IO uint32_t CWSIZER;  /*!< DCMI crop window size,                         Address offset: 0x24 */
 365   __IO uint32_t DR;       /*!< DCMI data register,                            Address offset: 0x28 */
 366 } DCMI_TypeDef;
 367
 368 /**
 369   * @brief DMA Controller
 370   */
 371
 372 typedef struct
 373 {
 374   __IO uint32_t CR;     /*!< DMA stream x configuration register      */
 375   __IO uint32_t NDTR;   /*!< DMA stream x number of data register     */
 376   __IO uint32_t PAR;    /*!< DMA stream x peripheral address register */
 377   __IO uint32_t M0AR;   /*!< DMA stream x memory 0 address register   */
 378   __IO uint32_t M1AR;   /*!< DMA stream x memory 1 address register   */
 379   __IO uint32_t FCR;    /*!< DMA stream x FIFO control register       */
 380 } DMA_Stream_TypeDef;
 381
 382 typedef struct
 383 {
 384   __IO uint32_t LISR;   /*!< DMA low interrupt status register,      Address offset: 0x00 */
 385   __IO uint32_t HISR;   /*!< DMA high interrupt status register,     Address offset: 0x04 */
 386   __IO uint32_t LIFCR;  /*!< DMA low interrupt flag clear register,  Address offset: 0x08 */
 387   __IO uint32_t HIFCR;  /*!< DMA high interrupt flag clear register, Address offset: 0x0C */
 388 } DMA_TypeDef;
 389
 390 /**
 391   * @brief DMA2D Controller
 392   */
 393
 394 typedef struct
 395 {
 396   __IO uint32_t CR;            /*!< DMA2D Control Register,                         Address offset: 0x00 */
 397   __IO uint32_t ISR;           /*!< DMA2D Interrupt Status Register,                Address offset: 0x04 */
 398   __IO uint32_t IFCR;          /*!< DMA2D Interrupt Flag Clear Register,            Address offset: 0x08 */
 399   __IO uint32_t FGMAR;         /*!< DMA2D Foreground Memory Address Register,       Address offset: 0x0C */
 400   __IO uint32_t FGOR;          /*!< DMA2D Foreground Offset Register,               Address offset: 0x10 */
 401   __IO uint32_t BGMAR;         /*!< DMA2D Background Memory Address Register,       Address offset: 0x14 */
 402   __IO uint32_t BGOR;          /*!< DMA2D Background Offset Register,               Address offset: 0x18 */
 403   __IO uint32_t FGPFCCR;       /*!< DMA2D Foreground PFC Control Register,          Address offset: 0x1C */
 404   __IO uint32_t FGCOLR;        /*!< DMA2D Foreground Color Register,                Address offset: 0x20 */
 405   __IO uint32_t BGPFCCR;       /*!< DMA2D Background PFC Control Register,          Address offset: 0x24 */
 406   __IO uint32_t BGCOLR;        /*!< DMA2D Background Color Register,                Address offset: 0x28 */
 407   __IO uint32_t FGCMAR;        /*!< DMA2D Foreground CLUT Memory Address Register,  Address offset: 0x2C */
 408   __IO uint32_t BGCMAR;        /*!< DMA2D Background CLUT Memory Address Register,  Address offset: 0x30 */
 409   __IO uint32_t OPFCCR;        /*!< DMA2D Output PFC Control Register,              Address offset: 0x34 */
 410   __IO uint32_t OCOLR;         /*!< DMA2D Output Color Register,                    Address offset: 0x38 */
 411   __IO uint32_t OMAR;          /*!< DMA2D Output Memory Address Register,           Address offset: 0x3C */
 412   __IO uint32_t OOR;           /*!< DMA2D Output Offset Register,                   Address offset: 0x40 */
 413   __IO uint32_t NLR;           /*!< DMA2D Number of Line Register,                  Address offset: 0x44 */
 414   __IO uint32_t LWR;           /*!< DMA2D Line Watermark Register,                  Address offset: 0x48 */
 415   __IO uint32_t AMTCR;         /*!< DMA2D AHB Master Timer Configuration Register,  Address offset: 0x4C */
 416   uint32_t      RESERVED[236]; /*!< Reserved, 0x50-0x3FF */
 417   __IO uint32_t FGCLUT[256];   /*!< DMA2D Foreground CLUT,                          Address offset:400-7FF */
 418   __IO uint32_t BGCLUT[256];   /*!< DMA2D Background CLUT,                          Address offset:800-BFF */
 419 } DMA2D_TypeDef;
 420
 421 /**
 422   * @brief Ethernet MAC
 423   */
 424
 425 typedef struct
 426 {
 427   __IO uint32_t MACCR;
 428   __IO uint32_t MACFFR;
 429   __IO uint32_t MACHTHR;
 430   __IO uint32_t MACHTLR;
 431   __IO uint32_t MACMIIAR;
 432   __IO uint32_t MACMIIDR;
 433   __IO uint32_t MACFCR;
 434   __IO uint32_t MACVLANTR;             /*    8 */
 435   uint32_t      RESERVED0[2];
 436   __IO uint32_t MACRWUFFR;             /*   11 */
 437   __IO uint32_t MACPMTCSR;
 438   uint32_t      RESERVED1[2];
 439   __IO uint32_t MACSR;                 /*   15 */
 440   __IO uint32_t MACIMR;
 441   __IO uint32_t MACA0HR;
 442   __IO uint32_t MACA0LR;
 443   __IO uint32_t MACA1HR;
 444   __IO uint32_t MACA1LR;
 445   __IO uint32_t MACA2HR;
 446   __IO uint32_t MACA2LR;
 447   __IO uint32_t MACA3HR;
 448   __IO uint32_t MACA3LR;               /*   24 */
 449   uint32_t      RESERVED2[40];
 450   __IO uint32_t MMCCR;                 /*   65 */
 451   __IO uint32_t MMCRIR;
 452   __IO uint32_t MMCTIR;
 453   __IO uint32_t MMCRIMR;
 454   __IO uint32_t MMCTIMR;               /*   69 */
 455   uint32_t      RESERVED3[14];
 456   __IO uint32_t MMCTGFSCCR;            /*   84 */
 457   __IO uint32_t MMCTGFMSCCR;
 458   uint32_t      RESERVED4[5];
 459   __IO uint32_t MMCTGFCR;
 460   uint32_t      RESERVED5[10];
 461   __IO uint32_t MMCRFCECR;
 462   __IO uint32_t MMCRFAECR;
 463   uint32_t      RESERVED6[10];
 464   __IO uint32_t MMCRGUFCR;
 465   uint32_t      RESERVED7[334];
 466   __IO uint32_t PTPTSCR;
 467   __IO uint32_t PTPSSIR;
 468   __IO uint32_t PTPTSHR;
 469   __IO uint32_t PTPTSLR;
 470   __IO uint32_t PTPTSHUR;
 471   __IO uint32_t PTPTSLUR;
 472   __IO uint32_t PTPTSAR;
 473   __IO uint32_t PTPTTHR;
 474   __IO uint32_t PTPTTLR;
 475   __IO uint32_t RESERVED8;
 476   __IO uint32_t PTPTSSR;
 477   uint32_t      RESERVED9[565];
 478   __IO uint32_t DMABMR;
 479   __IO uint32_t DMATPDR;
 480   __IO uint32_t DMARPDR;
 481   __IO uint32_t DMARDLAR;
 482   __IO uint32_t DMATDLAR;
 483   __IO uint32_t DMASR;
 484   __IO uint32_t DMAOMR;
 485   __IO uint32_t DMAIER;
 486   __IO uint32_t DMAMFBOCR;
 487   __IO uint32_t DMARSWTR;
 488   uint32_t      RESERVED10[8];
 489   __IO uint32_t DMACHTDR;
 490   __IO uint32_t DMACHRDR;
 491   __IO uint32_t DMACHTBAR;
 492   __IO uint32_t DMACHRBAR;
 493 } ETH_TypeDef;
 494
 495 /**
 496   * @brief External Interrupt/Event Controller
 497   */
 498
 499 typedef struct
 500 {
 501   __IO uint32_t IMR;    /*!< EXTI Interrupt mask register,            Address offset: 0x00 */
 502   __IO uint32_t EMR;    /*!< EXTI Event mask register,                Address offset: 0x04 */
 503   __IO uint32_t RTSR;   /*!< EXTI Rising trigger selection register,  Address offset: 0x08 */
 504   __IO uint32_t FTSR;   /*!< EXTI Falling trigger selection register, Address offset: 0x0C */
 505   __IO uint32_t SWIER;  /*!< EXTI Software interrupt event register,  Address offset: 0x10 */
 506   __IO uint32_t PR;     /*!< EXTI Pending register,                   Address offset: 0x14 */
 507 } EXTI_TypeDef;
 508
 509 /**
 510   * @brief FLASH Registers
 511   */
 512
 513 typedef struct
 514 {
 515   __IO uint32_t ACR;      /*!< FLASH access control register,   Address offset: 0x00 */
 516   __IO uint32_t KEYR;     /*!< FLASH key register,              Address offset: 0x04 */
 517   __IO uint32_t OPTKEYR;  /*!< FLASH option key register,       Address offset: 0x08 */
 518   __IO uint32_t SR;       /*!< FLASH status register,           Address offset: 0x0C */
 519   __IO uint32_t CR;       /*!< FLASH control register,          Address offset: 0x10 */
 520   __IO uint32_t OPTCR;    /*!< FLASH option control register ,  Address offset: 0x14 */
 521   __IO uint32_t OPTCR1;   /*!< FLASH option control register 1, Address offset: 0x18 */
 522 } FLASH_TypeDef;
 523
 524 /**
 525   * @brief Flexible Memory Controller
 526   */
 527
 528 typedef struct
 529 {
 530   __IO uint32_t BTCR[8];    /*!< NOR/PSRAM chip-select control register(BCR) and chip-select timing register(BTR), Address offset: 0x00-1C */
 531 } FMC_Bank1_TypeDef;
 532
 533 /**
 534   * @brief Flexible Memory Controller Bank1E
 535   */
 536
 537 typedef struct
 538 {
 539   __IO uint32_t BWTR[7];    /*!< NOR/PSRAM write timing registers, Address offset: 0x104-0x11C */
 540 } FMC_Bank1E_TypeDef;
 541
 542 /**
 543   * @brief Flexible Memory Controller Bank2
 544   */
 545
 546 typedef struct
 547 {
 548   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
 549   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
 550   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
 551   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
 552   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
 553   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
 554   uint32_t      RESERVED1;  /*!< Reserved, 0x78                                                            */
 555   uint32_t      RESERVED2;  /*!< Reserved, 0x7C                                                            */
 556   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
 557   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
 558   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
 559   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
 560   uint32_t      RESERVED3;  /*!< Reserved, 0x90                                                            */
 561   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
 562 } FMC_Bank2_3_TypeDef;
 563
 564 /**
 565   * @brief Flexible Memory Controller Bank4
 566   */
 567
 568 typedef struct
 569 {
 570   __IO uint32_t PCR4;       /*!< PC Card  control register 4,                       Address offset: 0xA0 */
 571   __IO uint32_t SR4;        /*!< PC Card  FIFO status and interrupt register 4,     Address offset: 0xA4 */
 572   __IO uint32_t PMEM4;      /*!< PC Card  Common memory space timing register 4,    Address offset: 0xA8 */
 573   __IO uint32_t PATT4;      /*!< PC Card  Attribute memory space timing register 4, Address offset: 0xAC */
 574   __IO uint32_t PIO4;       /*!< PC Card  I/O space timing register 4,              Address offset: 0xB0 */
 575 } FMC_Bank4_TypeDef;
 576
 577 /**
 578   * @brief Flexible Memory Controller Bank5_6
 579   */
 580
 581 typedef struct
 582 {
 583   __IO uint32_t SDCR[2];        /*!< SDRAM Control registers ,      Address offset: 0x140-0x144  */
 584   __IO uint32_t SDTR[2];        /*!< SDRAM Timing registers ,       Address offset: 0x148-0x14C  */
 585   __IO uint32_t SDCMR;       /*!< SDRAM Command Mode register,    Address offset: 0x150  */
 586   __IO uint32_t SDRTR;       /*!< SDRAM Refresh Timer register,   Address offset: 0x154  */
 587   __IO uint32_t SDSR;        /*!< SDRAM Status register,          Address offset: 0x158  */
 588 } FMC_Bank5_6_TypeDef;
 589
 590 /**
 591   * @brief General Purpose I/O
 592   */
 593
 594 typedef struct
 595 {
 596   __IO uint32_t MODER;    /*!< GPIO port mode register,               Address offset: 0x00      */
 597   __IO uint32_t OTYPER;   /*!< GPIO port output type register,        Address offset: 0x04      */
 598   __IO uint32_t OSPEEDR;  /*!< GPIO port output speed register,       Address offset: 0x08      */
 599   __IO uint32_t PUPDR;    /*!< GPIO port pull-up/pull-down register,  Address offset: 0x0C      */
 600   __IO uint32_t IDR;      /*!< GPIO port input data register,         Address offset: 0x10      */
 601   __IO uint32_t ODR;      /*!< GPIO port output data register,        Address offset: 0x14      */
 602   __IO uint16_t BSRRL;    /*!< GPIO port bit set/reset low register,  Address offset: 0x18      */
 603   __IO uint16_t BSRRH;    /*!< GPIO port bit set/reset high register, Address offset: 0x1A      */
 604   __IO uint32_t LCKR;     /*!< GPIO port configuration lock register, Address offset: 0x1C      */
 605   __IO uint32_t AFR[2];   /*!< GPIO alternate function registers,     Address offset: 0x20-0x24 */
 606 } GPIO_TypeDef;
 607
 608 /**
 609   * @brief System configuration controller
 610   */
 611
 612 typedef struct
 613 {
 614   __IO uint32_t MEMRMP;       /*!< SYSCFG memory remap register,                      Address offset: 0x00      */
 615   __IO uint32_t PMC;          /*!< SYSCFG peripheral mode configuration register,     Address offset: 0x04      */
 616   __IO uint32_t EXTICR[4];    /*!< SYSCFG external interrupt configuration registers, Address offset: 0x08-0x14 */
 617   uint32_t      RESERVED[2];  /*!< Reserved, 0x18-0x1C                                                          */
 618   __IO uint32_t CMPCR;        /*!< SYSCFG Compensation cell control register,         Address offset: 0x20      */
 619 } SYSCFG_TypeDef;
 620
 621 /**
 622   * @brief Inter-integrated Circuit Interface
 623   */
 624
 625 typedef struct
 626 {
 627   __IO uint32_t CR1;        /*!< I2C Control register 1,     Address offset: 0x00 */
 628   __IO uint32_t CR2;        /*!< I2C Control register 2,     Address offset: 0x04 */
 629   __IO uint32_t OAR1;       /*!< I2C Own address register 1, Address offset: 0x08 */
 630   __IO uint32_t OAR2;       /*!< I2C Own address register 2, Address offset: 0x0C */
 631   __IO uint32_t DR;         /*!< I2C Data register,          Address offset: 0x10 */
 632   __IO uint32_t SR1;        /*!< I2C Status register 1,      Address offset: 0x14 */
 633   __IO uint32_t SR2;        /*!< I2C Status register 2,      Address offset: 0x18 */
 634   __IO uint32_t CCR;        /*!< I2C Clock control register, Address offset: 0x1C */
 635   __IO uint32_t TRISE;      /*!< I2C TRISE register,         Address offset: 0x20 */
 636   __IO uint32_t FLTR;       /*!< I2C FLTR register,          Address offset: 0x24 */
 637 } I2C_TypeDef;
 638
 639 /**
 640   * @brief Independent WATCHDOG
 641   */
 642
 643 typedef struct
 644 {
 645   __IO uint32_t KR;   /*!< IWDG Key register,       Address offset: 0x00 */
 646   __IO uint32_t PR;   /*!< IWDG Prescaler register, Address offset: 0x04 */
 647   __IO uint32_t RLR;  /*!< IWDG Reload register,    Address offset: 0x08 */
 648   __IO uint32_t SR;   /*!< IWDG Status register,    Address offset: 0x0C */
 649 } IWDG_TypeDef;
 650
 651 /**
 652   * @brief LCD-TFT Display Controller
 653   */
 654
 655 typedef struct
 656 {
 657   uint32_t      RESERVED0[2];  /*!< Reserved, 0x00-0x04 */
 658   __IO uint32_t SSCR;          /*!< LTDC Synchronization Size Configuration Register,    Address offset: 0x08 */
 659   __IO uint32_t BPCR;          /*!< LTDC Back Porch Configuration Register,              Address offset: 0x0C */
 660   __IO uint32_t AWCR;          /*!< LTDC Active Width Configuration Register,            Address offset: 0x10 */
 661   __IO uint32_t TWCR;          /*!< LTDC Total Width Configuration Register,             Address offset: 0x14 */
 662   __IO uint32_t GCR;           /*!< LTDC Global Control Register,                        Address offset: 0x18 */
 663   uint32_t      RESERVED1[2];  /*!< Reserved, 0x1C-0x20 */
 664   __IO uint32_t SRCR;          /*!< LTDC Shadow Reload Configuration Register,           Address offset: 0x24 */
 665   uint32_t      RESERVED2[1];  /*!< Reserved, 0x28 */
 666   __IO uint32_t BCCR;          /*!< LTDC Background Color Configuration Register,        Address offset: 0x2C */
 667   uint32_t      RESERVED3[1];  /*!< Reserved, 0x30 */
 668   __IO uint32_t IER;           /*!< LTDC Interrupt Enable Register,                      Address offset: 0x34 */
 669   __IO uint32_t ISR;           /*!< LTDC Interrupt Status Register,                      Address offset: 0x38 */
 670   __IO uint32_t ICR;           /*!< LTDC Interrupt Clear Register,                       Address offset: 0x3C */
 671   __IO uint32_t LIPCR;         /*!< LTDC Line Interrupt Position Configuration Register, Address offset: 0x40 */
 672   __IO uint32_t CPSR;          /*!< LTDC Current Position Status Register,               Address offset: 0x44 */
 673   __IO uint32_t CDSR;         /*!< LTDC Current Display Status Register,                       Address offset: 0x48 */
 674 } LTDC_TypeDef;
 675
 676 /**
 677   * @brief LCD-TFT Display layer x Controller
 678   */
 679
 680 typedef struct
 681 {
 682   __IO uint32_t CR;            /*!< LTDC Layerx Control Register                                  Address offset: 0x84 */
 683   __IO uint32_t WHPCR;         /*!< LTDC Layerx Window Horizontal Position Configuration Register Address offset: 0x88 */
 684   __IO uint32_t WVPCR;         /*!< LTDC Layerx Window Vertical Position Configuration Register   Address offset: 0x8C */
 685   __IO uint32_t CKCR;          /*!< LTDC Layerx Color Keying Configuration Register               Address offset: 0x90 */
 686   __IO uint32_t PFCR;          /*!< LTDC Layerx Pixel Format Configuration Register               Address offset: 0x94 */
 687   __IO uint32_t CACR;          /*!< LTDC Layerx Constant Alpha Configuration Register             Address offset: 0x98 */
 688   __IO uint32_t DCCR;          /*!< LTDC Layerx Default Color Configuration Register              Address offset: 0x9C */
 689   __IO uint32_t BFCR;          /*!< LTDC Layerx Blending Factors Configuration Register           Address offset: 0xA0 */
 690   uint32_t      RESERVED0[2];  /*!< Reserved */
 691   __IO uint32_t CFBAR;         /*!< LTDC Layerx Color Frame Buffer Address Register               Address offset: 0xAC */
 692   __IO uint32_t CFBLR;         /*!< LTDC Layerx Color Frame Buffer Length Register                Address offset: 0xB0 */
 693   __IO uint32_t CFBLNR;        /*!< LTDC Layerx ColorFrame Buffer Line Number Register            Address offset: 0xB4 */
 694   uint32_t      RESERVED1[3];  /*!< Reserved */
 695   __IO uint32_t CLUTWR;         /*!< LTDC Layerx CLUT Write Register                               Address offset: 0x144 */
 696
 697 } LTDC_Layer_TypeDef;
 698
 699 /**
 700   * @brief Power Control
 701   */
 702
 703 typedef struct
 704 {
 705   __IO uint32_t CR;   /*!< PWR power control register,        Address offset: 0x00 */
 706   __IO uint32_t CSR;  /*!< PWR power control/status register, Address offset: 0x04 */
 707 } PWR_TypeDef;
 708
 709 /**
 710   * @brief Reset and Clock Control
 711   */
 712
 713 typedef struct
 714 {
 715   __IO uint32_t CR;            /*!< RCC clock control register,                                  Address offset: 0x00 */
 716   __IO uint32_t PLLCFGR;       /*!< RCC PLL configuration register,                              Address offset: 0x04 */
 717   __IO uint32_t CFGR;          /*!< RCC clock configuration register,                            Address offset: 0x08 */
 718   __IO uint32_t CIR;           /*!< RCC clock interrupt register,                                Address offset: 0x0C */
 719   __IO uint32_t AHB1RSTR;      /*!< RCC AHB1 peripheral reset register,                          Address offset: 0x10 */
 720   __IO uint32_t AHB2RSTR;      /*!< RCC AHB2 peripheral reset register,                          Address offset: 0x14 */
 721   __IO uint32_t AHB3RSTR;      /*!< RCC AHB3 peripheral reset register,                          Address offset: 0x18 */
 722   uint32_t      RESERVED0;     /*!< Reserved, 0x1C                                                                    */
 723   __IO uint32_t APB1RSTR;      /*!< RCC APB1 peripheral reset register,                          Address offset: 0x20 */
 724   __IO uint32_t APB2RSTR;      /*!< RCC APB2 peripheral reset register,                          Address offset: 0x24 */
 725   uint32_t      RESERVED1[2];  /*!< Reserved, 0x28-0x2C                                                               */
 726   __IO uint32_t AHB1ENR;       /*!< RCC AHB1 peripheral clock register,                          Address offset: 0x30 */
 727   __IO uint32_t AHB2ENR;       /*!< RCC AHB2 peripheral clock register,                          Address offset: 0x34 */
 728   __IO uint32_t AHB3ENR;       /*!< RCC AHB3 peripheral clock register,                          Address offset: 0x38 */
 729   uint32_t      RESERVED2;     /*!< Reserved, 0x3C                                                                    */
 730   __IO uint32_t APB1ENR;       /*!< RCC APB1 peripheral clock enable register,                   Address offset: 0x40 */
 731   __IO uint32_t APB2ENR;       /*!< RCC APB2 peripheral clock enable register,                   Address offset: 0x44 */
 732   uint32_t      RESERVED3[2];  /*!< Reserved, 0x48-0x4C                                                               */
 733   __IO uint32_t AHB1LPENR;     /*!< RCC AHB1 peripheral clock enable in low power mode register, Address offset: 0x50 */
 734   __IO uint32_t AHB2LPENR;     /*!< RCC AHB2 peripheral clock enable in low power mode register, Address offset: 0x54 */
 735   __IO uint32_t AHB3LPENR;     /*!< RCC AHB3 peripheral clock enable in low power mode register, Address offset: 0x58 */
 736   uint32_t      RESERVED4;     /*!< Reserved, 0x5C                                                                    */
 737   __IO uint32_t APB1LPENR;     /*!< RCC APB1 peripheral clock enable in low power mode register, Address offset: 0x60 */
 738   __IO uint32_t APB2LPENR;     /*!< RCC APB2 peripheral clock enable in low power mode register, Address offset: 0x64 */
 739   uint32_t      RESERVED5[2];  /*!< Reserved, 0x68-0x6C                                                               */
 740   __IO uint32_t BDCR;          /*!< RCC Backup domain control register,                          Address offset: 0x70 */
 741   __IO uint32_t CSR;           /*!< RCC clock control & status register,                         Address offset: 0x74 */
 742   uint32_t      RESERVED6[2];  /*!< Reserved, 0x78-0x7C                                                               */
 743   __IO uint32_t SSCGR;         /*!< RCC spread spectrum clock generation register,               Address offset: 0x80 */
 744   __IO uint32_t PLLI2SCFGR;    /*!< RCC PLLI2S configuration register,                           Address offset: 0x84 */
 745   __IO uint32_t PLLSAICFGR;    /*!< RCC PLLSAI configuration register,                           Address offset: 0x88 */
 746   __IO uint32_t DCKCFGR;       /*!< RCC Dedicated Clocks configuration register,                 Address offset: 0x8C */
 747
 748 } RCC_TypeDef;
 749
 750 /**
 751   * @brief Real-Time Clock
 752   */
 753
 754 typedef struct
 755 {
 756   __IO uint32_t TR;      /*!< RTC time register,                                        Address offset: 0x00 */
 757   __IO uint32_t DR;      /*!< RTC date register,                                        Address offset: 0x04 */
 758   __IO uint32_t CR;      /*!< RTC control register,                                     Address offset: 0x08 */
 759   __IO uint32_t ISR;     /*!< RTC initialization and status register,                   Address offset: 0x0C */
 760   __IO uint32_t PRER;    /*!< RTC prescaler register,                                   Address offset: 0x10 */
 761   __IO uint32_t WUTR;    /*!< RTC wakeup timer register,                                Address offset: 0x14 */
 762   __IO uint32_t CALIBR;  /*!< RTC calibration register,                                 Address offset: 0x18 */
 763   __IO uint32_t ALRMAR;  /*!< RTC alarm A register,                                     Address offset: 0x1C */
 764   __IO uint32_t ALRMBR;  /*!< RTC alarm B register,                                     Address offset: 0x20 */
 765   __IO uint32_t WPR;     /*!< RTC write protection register,                            Address offset: 0x24 */
 766   __IO uint32_t SSR;     /*!< RTC sub second register,                                  Address offset: 0x28 */
 767   __IO uint32_t SHIFTR;  /*!< RTC shift control register,                               Address offset: 0x2C */
 768   __IO uint32_t TSTR;    /*!< RTC time stamp time register,                             Address offset: 0x30 */
 769   __IO uint32_t TSDR;    /*!< RTC time stamp date register,                             Address offset: 0x34 */
 770   __IO uint32_t TSSSR;   /*!< RTC time-stamp sub second register,                       Address offset: 0x38 */
 771   __IO uint32_t CALR;    /*!< RTC calibration register,                                 Address offset: 0x3C */
 772   __IO uint32_t TAFCR;   /*!< RTC tamper and alternate function configuration register, Address offset: 0x40 */
 773   __IO uint32_t ALRMASSR;/*!< RTC alarm A sub second register,                          Address offset: 0x44 */
 774   __IO uint32_t ALRMBSSR;/*!< RTC alarm B sub second register,                          Address offset: 0x48 */
 775   uint32_t RESERVED7;    /*!< Reserved, 0x4C                                                                 */
 776   __IO uint32_t BKP0R;   /*!< RTC backup register 1,                                    Address offset: 0x50 */
 777   __IO uint32_t BKP1R;   /*!< RTC backup register 1,                                    Address offset: 0x54 */
 778   __IO uint32_t BKP2R;   /*!< RTC backup register 2,                                    Address offset: 0x58 */
 779   __IO uint32_t BKP3R;   /*!< RTC backup register 3,                                    Address offset: 0x5C */
 780   __IO uint32_t BKP4R;   /*!< RTC backup register 4,                                    Address offset: 0x60 */
 781   __IO uint32_t BKP5R;   /*!< RTC backup register 5,                                    Address offset: 0x64 */
 782   __IO uint32_t BKP6R;   /*!< RTC backup register 6,                                    Address offset: 0x68 */
 783   __IO uint32_t BKP7R;   /*!< RTC backup register 7,                                    Address offset: 0x6C */
 784   __IO uint32_t BKP8R;   /*!< RTC backup register 8,                                    Address offset: 0x70 */
 785   __IO uint32_t BKP9R;   /*!< RTC backup register 9,                                    Address offset: 0x74 */
 786   __IO uint32_t BKP10R;  /*!< RTC backup register 10,                                   Address offset: 0x78 */
 787   __IO uint32_t BKP11R;  /*!< RTC backup register 11,                                   Address offset: 0x7C */
 788   __IO uint32_t BKP12R;  /*!< RTC backup register 12,                                   Address offset: 0x80 */
 789   __IO uint32_t BKP13R;  /*!< RTC backup register 13,                                   Address offset: 0x84 */
 790   __IO uint32_t BKP14R;  /*!< RTC backup register 14,                                   Address offset: 0x88 */
 791   __IO uint32_t BKP15R;  /*!< RTC backup register 15,                                   Address offset: 0x8C */
 792   __IO uint32_t BKP16R;  /*!< RTC backup register 16,                                   Address offset: 0x90 */
 793   __IO uint32_t BKP17R;  /*!< RTC backup register 17,                                   Address offset: 0x94 */
 794   __IO uint32_t BKP18R;  /*!< RTC backup register 18,                                   Address offset: 0x98 */
 795   __IO uint32_t BKP19R;  /*!< RTC backup register 19,                                   Address offset: 0x9C */
 796 } RTC_TypeDef;
 797
 798 /**
 799   * @brief Serial Audio Interface
 800   */
 801
 802 typedef struct
 803 {
 804   __IO uint32_t GCR;      /*!< SAI global configuration register,        Address offset: 0x00 */
 805 } SAI_TypeDef;
 806
 807 typedef struct
 808 {
 809   __IO uint32_t CR1;      /*!< SAI block x configuration register 1,     Address offset: 0x04 */
 810   __IO uint32_t CR2;      /*!< SAI block x configuration register 2,     Address offset: 0x08 */
 811   __IO uint32_t FRCR;     /*!< SAI block x frame configuration register, Address offset: 0x0C */
 812   __IO uint32_t SLOTR;    /*!< SAI block x slot register,                Address offset: 0x10 */
 813   __IO uint32_t IMR;      /*!< SAI block x interrupt mask register,      Address offset: 0x14 */
 814   __IO uint32_t SR;       /*!< SAI block x status register,              Address offset: 0x18 */
 815   __IO uint32_t CLRFR;    /*!< SAI block x clear flag register,          Address offset: 0x1C */
 816   __IO uint32_t DR;       /*!< SAI block x data register,                Address offset: 0x20 */
 817 } SAI_Block_TypeDef;
 818
 819 /**
 820   * @brief SD host Interface
 821   */
 822
 823 typedef struct
 824 {
 825   __IO uint32_t POWER;          /*!< SDIO power control register,    Address offset: 0x00 */
 826   __IO uint32_t CLKCR;          /*!< SDI clock control register,     Address offset: 0x04 */
 827   __IO uint32_t ARG;            /*!< SDIO argument register,         Address offset: 0x08 */
 828   __IO uint32_t CMD;            /*!< SDIO command register,          Address offset: 0x0C */
 829   __I uint32_t  RESPCMD;        /*!< SDIO command response register, Address offset: 0x10 */
 830   __I uint32_t  RESP1;          /*!< SDIO response 1 register,       Address offset: 0x14 */
 831   __I uint32_t  RESP2;          /*!< SDIO response 2 register,       Address offset: 0x18 */
 832   __I uint32_t  RESP3;          /*!< SDIO response 3 register,       Address offset: 0x1C */
 833   __I uint32_t  RESP4;          /*!< SDIO response 4 register,       Address offset: 0x20 */
 834   __IO uint32_t DTIMER;         /*!< SDIO data timer register,       Address offset: 0x24 */
 835   __IO uint32_t DLEN;           /*!< SDIO data length register,      Address offset: 0x28 */
 836   __IO uint32_t DCTRL;          /*!< SDIO data control register,     Address offset: 0x2C */
 837   __I uint32_t  DCOUNT;         /*!< SDIO data counter register,     Address offset: 0x30 */
 838   __I uint32_t  STA;            /*!< SDIO status register,           Address offset: 0x34 */
 839   __IO uint32_t ICR;            /*!< SDIO interrupt clear register,  Address offset: 0x38 */
 840   __IO uint32_t MASK;           /*!< SDIO mask register,             Address offset: 0x3C */
 841   uint32_t      RESERVED0[2];   /*!< Reserved, 0x40-0x44                                  */
 842   __I uint32_t  FIFOCNT;        /*!< SDIO FIFO counter register,     Address offset: 0x48 */
 843   uint32_t      RESERVED1[13];  /*!< Reserved, 0x4C-0x7C                                  */
 844   __IO uint32_t FIFO;           /*!< SDIO data FIFO register,        Address offset: 0x80 */
 845 } SDIO_TypeDef;
 846
 847 /**
 848   * @brief Serial Peripheral Interface
 849   */
 850
 851 typedef struct
 852 {
 853   __IO uint32_t CR1;        /*!< SPI control register 1 (not used in I2S mode),      Address offset: 0x00 */
 854   __IO uint32_t CR2;        /*!< SPI control register 2,                             Address offset: 0x04 */
 855   __IO uint32_t SR;         /*!< SPI status register,                                Address offset: 0x08 */
 856   __IO uint32_t DR;         /*!< SPI data register,                                  Address offset: 0x0C */
 857   __IO uint32_t CRCPR;      /*!< SPI CRC polynomial register (not used in I2S mode), Address offset: 0x10 */
 858   __IO uint32_t RXCRCR;     /*!< SPI RX CRC register (not used in I2S mode),         Address offset: 0x14 */
 859   __IO uint32_t TXCRCR;     /*!< SPI TX CRC register (not used in I2S mode),         Address offset: 0x18 */
 860   __IO uint32_t I2SCFGR;    /*!< SPI_I2S configuration register,                     Address offset: 0x1C */
 861   __IO uint32_t I2SPR;      /*!< SPI_I2S prescaler register,                         Address offset: 0x20 */
 862 } SPI_TypeDef;
 863
 864 /**
 865   * @brief TIM
 866   */
 867
 868 typedef struct
 869 {
 870   __IO uint32_t CR1;         /*!< TIM control register 1,              Address offset: 0x00 */
 871   __IO uint32_t CR2;         /*!< TIM control register 2,              Address offset: 0x04 */
 872   __IO uint32_t SMCR;        /*!< TIM slave mode control register,     Address offset: 0x08 */
 873   __IO uint32_t DIER;        /*!< TIM DMA/interrupt enable register,   Address offset: 0x0C */
 874   __IO uint32_t SR;          /*!< TIM status register,                 Address offset: 0x10 */
 875   __IO uint32_t EGR;         /*!< TIM event generation register,       Address offset: 0x14 */
 876   __IO uint32_t CCMR1;       /*!< TIM capture/compare mode register 1, Address offset: 0x18 */
 877   __IO uint32_t CCMR2;       /*!< TIM capture/compare mode register 2, Address offset: 0x1C */
 878   __IO uint32_t CCER;        /*!< TIM capture/compare enable register, Address offset: 0x20 */
 879   __IO uint32_t CNT;         /*!< TIM counter register,                Address offset: 0x24 */
 880   __IO uint32_t PSC;         /*!< TIM prescaler,                       Address offset: 0x28 */
 881   __IO uint32_t ARR;         /*!< TIM auto-reload register,            Address offset: 0x2C */
 882   __IO uint32_t RCR;         /*!< TIM repetition counter register,     Address offset: 0x30 */
 883   __IO uint32_t CCR1;        /*!< TIM capture/compare register 1,      Address offset: 0x34 */
 884   __IO uint32_t CCR2;        /*!< TIM capture/compare register 2,      Address offset: 0x38 */
 885   __IO uint32_t CCR3;        /*!< TIM capture/compare register 3,      Address offset: 0x3C */
 886   __IO uint32_t CCR4;        /*!< TIM capture/compare register 4,      Address offset: 0x40 */
 887   __IO uint32_t BDTR;        /*!< TIM break and dead-time register,    Address offset: 0x44 */
 888   __IO uint32_t DCR;         /*!< TIM DMA control register,            Address offset: 0x48 */
 889   __IO uint32_t DMAR;        /*!< TIM DMA address for full transfer,   Address offset: 0x4C */
 890   __IO uint32_t OR;          /*!< TIM option register,                 Address offset: 0x50 */
 891 } TIM_TypeDef;
 892
 893 /**
 894   * @brief Universal Synchronous Asynchronous Receiver Transmitter
 895   */
 896
 897 typedef struct
 898 {
 899   __IO uint32_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
 900   __IO uint32_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
 901   __IO uint32_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
 902   __IO uint32_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
 903   __IO uint32_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
 904   __IO uint32_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
 905   __IO uint32_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
 906 } USART_TypeDef;
 907
 908 /**
 909   * @brief Window WATCHDOG
 910   */
 911
 912 typedef struct
 913 {
 914   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
 915   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
 916   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
 917 } WWDG_TypeDef;
 918
 919 /**
 920   * @brief Crypto Processor
 921   */
 922
 923 typedef struct
 924 {
 925   __IO uint32_t CR;         /*!< CRYP control register,                                    Address offset: 0x00 */
 926   __IO uint32_t SR;         /*!< CRYP status register,                                     Address offset: 0x04 */
 927   __IO uint32_t DR;         /*!< CRYP data input register,                                 Address offset: 0x08 */
 928   __IO uint32_t DOUT;       /*!< CRYP data output register,                                Address offset: 0x0C */
 929   __IO uint32_t DMACR;      /*!< CRYP DMA control register,                                Address offset: 0x10 */
 930   __IO uint32_t IMSCR;      /*!< CRYP interrupt mask set/clear register,                   Address offset: 0x14 */
 931   __IO uint32_t RISR;       /*!< CRYP raw interrupt status register,                       Address offset: 0x18 */
 932   __IO uint32_t MISR;       /*!< CRYP masked interrupt status register,                    Address offset: 0x1C */
 933   __IO uint32_t K0LR;       /*!< CRYP key left  register 0,                                Address offset: 0x20 */
 934   __IO uint32_t K0RR;       /*!< CRYP key right register 0,                                Address offset: 0x24 */
 935   __IO uint32_t K1LR;       /*!< CRYP key left  register 1,                                Address offset: 0x28 */
 936   __IO uint32_t K1RR;       /*!< CRYP key right register 1,                                Address offset: 0x2C */
 937   __IO uint32_t K2LR;       /*!< CRYP key left  register 2,                                Address offset: 0x30 */
 938   __IO uint32_t K2RR;       /*!< CRYP key right register 2,                                Address offset: 0x34 */
 939   __IO uint32_t K3LR;       /*!< CRYP key left  register 3,                                Address offset: 0x38 */
 940   __IO uint32_t K3RR;       /*!< CRYP key right register 3,                                Address offset: 0x3C */
 941   __IO uint32_t IV0LR;      /*!< CRYP initialization vector left-word  register 0,         Address offset: 0x40 */
 942   __IO uint32_t IV0RR;      /*!< CRYP initialization vector right-word register 0,         Address offset: 0x44 */
 943   __IO uint32_t IV1LR;      /*!< CRYP initialization vector left-word  register 1,         Address offset: 0x48 */
 944   __IO uint32_t IV1RR;      /*!< CRYP initialization vector right-word register 1,         Address offset: 0x4C */
 945   __IO uint32_t CSGCMCCM0R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 0,        Address offset: 0x50 */
 946   __IO uint32_t CSGCMCCM1R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 1,        Address offset: 0x54 */
 947   __IO uint32_t CSGCMCCM2R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 2,        Address offset: 0x58 */
 948   __IO uint32_t CSGCMCCM3R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 3,        Address offset: 0x5C */
 949   __IO uint32_t CSGCMCCM4R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 4,        Address offset: 0x60 */
 950   __IO uint32_t CSGCMCCM5R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 5,        Address offset: 0x64 */
 951   __IO uint32_t CSGCMCCM6R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 6,        Address offset: 0x68 */
 952   __IO uint32_t CSGCMCCM7R; /*!< CRYP GCM/GMAC or CCM/CMAC context swap register 7,        Address offset: 0x6C */
 953   __IO uint32_t CSGCM0R;    /*!< CRYP GCM/GMAC context swap register 0,                    Address offset: 0x70 */
 954   __IO uint32_t CSGCM1R;    /*!< CRYP GCM/GMAC context swap register 1,                    Address offset: 0x74 */
 955   __IO uint32_t CSGCM2R;    /*!< CRYP GCM/GMAC context swap register 2,                    Address offset: 0x78 */
 956   __IO uint32_t CSGCM3R;    /*!< CRYP GCM/GMAC context swap register 3,                    Address offset: 0x7C */
 957   __IO uint32_t CSGCM4R;    /*!< CRYP GCM/GMAC context swap register 4,                    Address offset: 0x80 */
 958   __IO uint32_t CSGCM5R;    /*!< CRYP GCM/GMAC context swap register 5,                    Address offset: 0x84 */
 959   __IO uint32_t CSGCM6R;    /*!< CRYP GCM/GMAC context swap register 6,                    Address offset: 0x88 */
 960   __IO uint32_t CSGCM7R;    /*!< CRYP GCM/GMAC context swap register 7,                    Address offset: 0x8C */
 961 } CRYP_TypeDef;
 962
 963 /**
 964   * @brief HASH
 965   */
 966
 967 typedef struct
 968 {
 969   __IO uint32_t CR;               /*!< HASH control register,          Address offset: 0x00        */
 970   __IO uint32_t DIN;              /*!< HASH data input register,       Address offset: 0x04        */
 971   __IO uint32_t STR;              /*!< HASH start register,            Address offset: 0x08        */
 972   __IO uint32_t HR[5];            /*!< HASH digest registers,          Address offset: 0x0C-0x1C   */
 973   __IO uint32_t IMR;              /*!< HASH interrupt enable register, Address offset: 0x20        */
 974   __IO uint32_t SR;               /*!< HASH status register,           Address offset: 0x24        */
 975        uint32_t RESERVED[52];     /*!< Reserved, 0x28-0xF4                                         */
 976   __IO uint32_t CSR[54];          /*!< HASH context swap registers,    Address offset: 0x0F8-0x1CC */
 977 } HASH_TypeDef;
 978
 979 /**
 980   * @brief HASH_DIGEST
 981   */
 982
 983 typedef struct
 984 {
 985   __IO uint32_t HR[8];     /*!< HASH digest registers,          Address offset: 0x310-0x32C */
 986 } HASH_DIGEST_TypeDef;
 987
 988 /**
 989   * @brief RNG
 990   */
 991
 992 typedef struct
 993 {
 994   __IO uint32_t CR;  /*!< RNG control register, Address offset: 0x00 */
 995   __IO uint32_t SR;  /*!< RNG status register,  Address offset: 0x04 */
 996   __IO uint32_t DR;  /*!< RNG data register,    Address offset: 0x08 */
 997 } RNG_TypeDef;
 998
 999
1000 /**
1001   * @brief __USB_OTG_Core_register
1002   */
1003 typedef struct
1004 {
1005   __IO uint32_t GOTGCTL;      /*!<  USB_OTG Control and Status Register    000h */
1006   __IO uint32_t GOTGINT;      /*!<  USB_OTG Interrupt Register             004h */
1007   __IO uint32_t GAHBCFG;      /*!<  Core AHB Configuration Register        008h */
1008   __IO uint32_t GUSBCFG;      /*!<  Core USB Configuration Register        00Ch */
1009   __IO uint32_t GRSTCTL;      /*!<  Core Reset Register                    010h */
1010   __IO uint32_t GINTSTS;      /*!<  Core Interrupt Register                014h */
1011   __IO uint32_t GINTMSK;      /*!<  Core Interrupt Mask Register           018h */
1012   __IO uint32_t GRXSTSR;      /*!<  Receive Sts Q Read Register            01Ch */
1013   __IO uint32_t GRXSTSP;      /*!<  Receive Sts Q Read & POP Register      020h */
1014   __IO uint32_t GRXFSIZ;      /* Receive FIFO Size Register                024h */
1015   __IO uint32_t DIEPTXF0_HNPTXFSIZ;   /*!<  EP0 / Non Periodic Tx FIFO Size Register 028h*/
1016   __IO uint32_t HNPTXSTS;     /*!<  Non Periodic Tx FIFO/Queue Sts reg     02Ch */
1017   uint32_t Reserved30[2];     /* Reserved                           030h*/
1018   __IO uint32_t GCCFG;        /* General Purpose IO Register        038h*/
1019   __IO uint32_t CID;          /* User ID Register                   03Ch*/
1020   uint32_t  Reserved40[48];   /* Reserved                      040h-0FFh*/
1021   __IO uint32_t HPTXFSIZ; /* Host Periodic Tx FIFO Size Reg     100h*/
1022   __IO uint32_t DIEPTXF[0x0F];/* dev Periodic Transmit FIFO */
1023 }
1024 USB_OTG_GlobalTypeDef;
1025
1026
1027 /**
1028   * @brief __device_Registers
1029   */
1030 typedef struct
1031 {
1032   __IO uint32_t DCFG;         /* dev Configuration Register   800h*/
1033   __IO uint32_t DCTL;         /* dev Control Register         804h*/
1034   __IO uint32_t DSTS;         /* dev Status Register (RO)     808h*/
1035   uint32_t Reserved0C;           /* Reserved                     80Ch*/
1036   __IO uint32_t DIEPMSK;   /* dev IN Endpoint Mask         810h*/
1037   __IO uint32_t DOEPMSK;  /* dev OUT Endpoint Mask        814h*/
1038   __IO uint32_t DAINT;     /* dev All Endpoints Itr Reg    818h*/
1039   __IO uint32_t DAINTMSK; /* dev All Endpoints Itr Mask   81Ch*/
1040   uint32_t  Reserved20;          /* Reserved                     820h*/
1041   uint32_t Reserved9;       /* Reserved                     824h*/
1042   __IO uint32_t DVBUSDIS;    /* dev VBUS discharge Register  828h*/
1043   __IO uint32_t DVBUSPULSE;  /* dev VBUS Pulse Register      82Ch*/
1044   __IO uint32_t DTHRCTL;     /* dev thr                      830h*/
1045   __IO uint32_t DIEPEMPMSK; /* dev empty msk             834h*/
1046   __IO uint32_t DEACHINT;    /* dedicated EP interrupt       838h*/
1047   __IO uint32_t DEACHMSK;    /* dedicated EP msk             83Ch*/
1048   uint32_t Reserved40;      /* dedicated EP mask           840h*/
1049   __IO uint32_t DINEP1MSK;  /* dedicated EP mask           844h*/
1050   uint32_t  Reserved44[15];      /* Reserved                 844-87Ch*/
1051   __IO uint32_t DOUTEP1MSK; /* dedicated EP msk            884h*/
1052 }
1053 USB_OTG_DeviceTypeDef;
1054
1055
1056 /**
1057   * @brief __IN_Endpoint-Specific_Register
1058   */
1059 typedef struct
1060 {
1061   __IO uint32_t DIEPCTL; /* dev IN Endpoint Control Reg 900h + (ep_num * 20h) + 00h*/
1062   uint32_t Reserved04;             /* Reserved                       900h + (ep_num * 20h) + 04h*/
1063   __IO uint32_t DIEPINT; /* dev IN Endpoint Itr Reg     900h + (ep_num * 20h) + 08h*/
1064   uint32_t Reserved0C;             /* Reserved                       900h + (ep_num * 20h) + 0Ch*/
1065   __IO uint32_t DIEPTSIZ; /* IN Endpoint Txfer Size   900h + (ep_num * 20h) + 10h*/
1066   __IO uint32_t DIEPDMA; /* IN Endpoint DMA Address Reg    900h + (ep_num * 20h) + 14h*/
1067   __IO uint32_t DTXFSTS;/*IN Endpoint Tx FIFO Status Reg 900h + (ep_num * 20h) + 18h*/
1068   uint32_t Reserved18;             /* Reserved  900h+(ep_num*20h)+1Ch-900h+ (ep_num * 20h) + 1Ch*/
1069 }
1070 USB_OTG_INEndpointTypeDef;
1071
1072
1073 /**
1074   * @brief __OUT_Endpoint-Specific_Registers
1075   */
1076 typedef struct
1077 {
1078   __IO uint32_t DOEPCTL;       /* dev OUT Endpoint Control Reg  B00h + (ep_num * 20h) + 00h*/
1079   uint32_t Reserved04;         /* Reserved                      B00h + (ep_num * 20h) + 04h*/
1080   __IO uint32_t DOEPINT;       /* dev OUT Endpoint Itr Reg      B00h + (ep_num * 20h) + 08h*/
1081   uint32_t Reserved0C;         /* Reserved                      B00h + (ep_num * 20h) + 0Ch*/
1082   __IO uint32_t DOEPTSIZ;      /* dev OUT Endpoint Txfer Size   B00h + (ep_num * 20h) + 10h*/
1083   __IO uint32_t DOEPDMA;       /* dev OUT Endpoint DMA Address  B00h + (ep_num * 20h) + 14h*/
1084   uint32_t Reserved18[2];      /* Reserved B00h + (ep_num * 20h) + 18h - B00h + (ep_num * 20h) + 1Ch*/
1085 }
1086 USB_OTG_OUTEndpointTypeDef;
1087
1088
1089 /**
1090   * @brief __Host_Mode_Register_Structures
1091   */
1092 typedef struct
1093 {
1094   __IO uint32_t HCFG;             /* Host Configuration Register    400h*/
1095   __IO uint32_t HFIR;      /* Host Frame Interval Register   404h*/
1096   __IO uint32_t HFNUM;         /* Host Frame Nbr/Frame Remaining 408h*/
1097   uint32_t Reserved40C;                   /* Reserved                       40Ch*/
1098   __IO uint32_t HPTXSTS;   /* Host Periodic Tx FIFO/ Queue Status 410h*/
1099   __IO uint32_t HAINT;   /* Host All Channels Interrupt Register 414h*/
1100   __IO uint32_t HAINTMSK;   /* Host All Channels Interrupt Mask 418h*/
1101 }
1102 USB_OTG_HostTypeDef;
1103
1104 /**
1105   * @brief __Host_Channel_Specific_Registers
1106   */
1107 typedef struct
1108 {
1109   __IO uint32_t HCCHAR;
1110   __IO uint32_t HCSPLT;
1111   __IO uint32_t HCINT;
1112   __IO uint32_t HCINTMSK;
1113   __IO uint32_t HCTSIZ;
1114   __IO uint32_t HCDMA;
1115   uint32_t Reserved[2];
1116 }
1117 USB_OTG_HostChannelTypeDef;
1118 /**
1119   * @}
1120   */
1121
1122 /** @addtogroup Peripheral_memory_map
1123   * @{
1124   */
1125 #define FLASH_BASE            ((uint32_t)0x08000000) /*!< FLASH(up to 2 MB) base address in the alias region                         */
1126 #define CCMDATARAM_BASE       ((uint32_t)0x10000000) /*!< CCM(core coupled memory) data RAM(64 KB) base address in the alias region  */
1127 #define SRAM1_BASE            ((uint32_t)0x20000000) /*!< SRAM1(112 KB) base address in the alias region                             */
1128 #define SRAM2_BASE            ((uint32_t)0x2001C000) /*!< SRAM2(16 KB) base address in the alias region                              */
1129 #define SRAM3_BASE            ((uint32_t)0x20020000) /*!< SRAM3(64 KB) base address in the alias region                              */
1130 #define PERIPH_BASE           ((uint32_t)0x40000000) /*!< Peripheral base address in the alias region                                */
1131 #define BKPSRAM_BASE          ((uint32_t)0x40024000) /*!< Backup SRAM(4 KB) base address in the alias region                         */
1132 #define FMC_R_BASE            ((uint32_t)0xA0000000) /*!< FMC registers base address                                                 */
1133 #define CCMDATARAM_BB_BASE    ((uint32_t)0x12000000) /*!< CCM(core coupled memory) data RAM(64 KB) base address in the bit-band region  */
1134 #define SRAM1_BB_BASE         ((uint32_t)0x22000000) /*!< SRAM1(112 KB) base address in the bit-band region                             */
1135 #define SRAM2_BB_BASE         ((uint32_t)0x2201C000) /*!< SRAM2(16 KB) base address in the bit-band region                              */
1136 #define SRAM3_BB_BASE         ((uint32_t)0x22020000) /*!< SRAM3(64 KB) base address in the bit-band region                              */
1137 #define PERIPH_BB_BASE        ((uint32_t)0x42000000) /*!< Peripheral base address in the bit-band region                                */
1138 #define BKPSRAM_BB_BASE       ((uint32_t)0x42024000) /*!< Backup SRAM(4 KB) base address in the bit-band region                         */
1139 #define FLASH_END             ((uint32_t)0x081FFFFF) /*!< FLASH end address */
1140 #define CCMDATARAM_END        ((uint32_t)0x1000FFFF) /*!< CCM data RAM end address */
1141
1142 /* Legacy defines */
1143 #define SRAM_BASE             SRAM1_BASE
1144 #define SRAM_BB_BASE          SRAM1_BB_BASE
1145
1146
1147 /*!< Peripheral memory map */
1148 #define APB1PERIPH_BASE       PERIPH_BASE
1149 #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000)
1150 #define AHB1PERIPH_BASE       (PERIPH_BASE + 0x00020000)
1151 #define AHB2PERIPH_BASE       (PERIPH_BASE + 0x10000000)
1152
1153 /*!< APB1 peripherals */
1154 #define TIM2_BASE             (APB1PERIPH_BASE + 0x0000)
1155 #define TIM3_BASE             (APB1PERIPH_BASE + 0x0400)
1156 #define TIM4_BASE             (APB1PERIPH_BASE + 0x0800)
1157 #define TIM5_BASE             (APB1PERIPH_BASE + 0x0C00)
1158 #define TIM6_BASE             (APB1PERIPH_BASE + 0x1000)
1159 #define TIM7_BASE             (APB1PERIPH_BASE + 0x1400)
1160 #define TIM12_BASE            (APB1PERIPH_BASE + 0x1800)
1161 #define TIM13_BASE            (APB1PERIPH_BASE + 0x1C00)
1162 #define TIM14_BASE            (APB1PERIPH_BASE + 0x2000)
1163 #define RTC_BASE              (APB1PERIPH_BASE + 0x2800)
1164 #define WWDG_BASE             (APB1PERIPH_BASE + 0x2C00)
1165 #define IWDG_BASE             (APB1PERIPH_BASE + 0x3000)
1166 #define I2S2ext_BASE          (APB1PERIPH_BASE + 0x3400)
1167 #define SPI2_BASE             (APB1PERIPH_BASE + 0x3800)
1168 #define SPI3_BASE             (APB1PERIPH_BASE + 0x3C00)
1169 #define I2S3ext_BASE          (APB1PERIPH_BASE + 0x4000)
1170 #define USART2_BASE           (APB1PERIPH_BASE + 0x4400)
1171 #define USART3_BASE           (APB1PERIPH_BASE + 0x4800)
1172 #define UART4_BASE            (APB1PERIPH_BASE + 0x4C00)
1173 #define UART5_BASE            (APB1PERIPH_BASE + 0x5000)
1174 #define I2C1_BASE             (APB1PERIPH_BASE + 0x5400)
1175 #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
1176 #define I2C3_BASE             (APB1PERIPH_BASE + 0x5C00)
1177 #define CAN1_BASE             (APB1PERIPH_BASE + 0x6400)
1178 #define CAN2_BASE             (APB1PERIPH_BASE + 0x6800)
1179 #define PWR_BASE              (APB1PERIPH_BASE + 0x7000)
1180 #define DAC_BASE              (APB1PERIPH_BASE + 0x7400)
1181 #define UART7_BASE            (APB1PERIPH_BASE + 0x7800)
1182 #define UART8_BASE            (APB1PERIPH_BASE + 0x7C00)
1183
1184 /*!< APB2 peripherals */
1185 #define TIM1_BASE             (APB2PERIPH_BASE + 0x0000)
1186 #define TIM8_BASE             (APB2PERIPH_BASE + 0x0400)
1187 #define USART1_BASE           (APB2PERIPH_BASE + 0x1000)
1188 #define USART6_BASE           (APB2PERIPH_BASE + 0x1400)
1189 #define ADC1_BASE             (APB2PERIPH_BASE + 0x2000)
1190 #define ADC2_BASE             (APB2PERIPH_BASE + 0x2100)
1191 #define ADC3_BASE             (APB2PERIPH_BASE + 0x2200)
1192 #define ADC_BASE              (APB2PERIPH_BASE + 0x2300)
1193 #define SDIO_BASE             (APB2PERIPH_BASE + 0x2C00)
1194 #define SPI1_BASE             (APB2PERIPH_BASE + 0x3000)
1195 #define SPI4_BASE             (APB2PERIPH_BASE + 0x3400)
1196 #define SYSCFG_BASE           (APB2PERIPH_BASE + 0x3800)
1197 #define EXTI_BASE             (APB2PERIPH_BASE + 0x3C00)
1198 #define TIM9_BASE             (APB2PERIPH_BASE + 0x4000)
1199 #define TIM10_BASE            (APB2PERIPH_BASE + 0x4400)
1200 #define TIM11_BASE            (APB2PERIPH_BASE + 0x4800)
1201 #define SPI5_BASE             (APB2PERIPH_BASE + 0x5000)
1202 #define SPI6_BASE             (APB2PERIPH_BASE + 0x5400)
1203 #define SAI1_BASE             (APB2PERIPH_BASE + 0x5800)
1204 #define SAI1_Block_A_BASE     (SAI1_BASE + 0x004)
1205 #define SAI1_Block_B_BASE     (SAI1_BASE + 0x024)
1206 #define LTDC_BASE             (APB2PERIPH_BASE + 0x6800)
1207 #define LTDC_Layer1_BASE      (LTDC_BASE + 0x84)
1208 #define LTDC_Layer2_BASE      (LTDC_BASE + 0x104)
1209
1210 /*!< AHB1 peripherals */
1211 #define GPIOA_BASE            (AHB1PERIPH_BASE + 0x0000)
1212 #define GPIOB_BASE            (AHB1PERIPH_BASE + 0x0400)
1213 #define GPIOC_BASE            (AHB1PERIPH_BASE + 0x0800)
1214 #define GPIOD_BASE            (AHB1PERIPH_BASE + 0x0C00)
1215 #define GPIOE_BASE            (AHB1PERIPH_BASE + 0x1000)
1216 #define GPIOF_BASE            (AHB1PERIPH_BASE + 0x1400)
1217 #define GPIOG_BASE            (AHB1PERIPH_BASE + 0x1800)
1218 #define GPIOH_BASE            (AHB1PERIPH_BASE + 0x1C00)
1219 #define GPIOI_BASE            (AHB1PERIPH_BASE + 0x2000)
1220 #define GPIOJ_BASE            (AHB1PERIPH_BASE + 0x2400)
1221 #define GPIOK_BASE            (AHB1PERIPH_BASE + 0x2800)
1222 #define CRC_BASE              (AHB1PERIPH_BASE + 0x3000)
1223 #define RCC_BASE              (AHB1PERIPH_BASE + 0x3800)
1224 #define FLASH_R_BASE          (AHB1PERIPH_BASE + 0x3C00)
1225 #define DMA1_BASE             (AHB1PERIPH_BASE + 0x6000)
1226 #define DMA1_Stream0_BASE     (DMA1_BASE + 0x010)
1227 #define DMA1_Stream1_BASE     (DMA1_BASE + 0x028)
1228 #define DMA1_Stream2_BASE     (DMA1_BASE + 0x040)
1229 #define DMA1_Stream3_BASE     (DMA1_BASE + 0x058)
1230 #define DMA1_Stream4_BASE     (DMA1_BASE + 0x070)
1231 #define DMA1_Stream5_BASE     (DMA1_BASE + 0x088)
1232 #define DMA1_Stream6_BASE     (DMA1_BASE + 0x0A0)
1233 #define DMA1_Stream7_BASE     (DMA1_BASE + 0x0B8)
1234 #define DMA2_BASE             (AHB1PERIPH_BASE + 0x6400)
1235 #define DMA2_Stream0_BASE     (DMA2_BASE + 0x010)
1236 #define DMA2_Stream1_BASE     (DMA2_BASE + 0x028)
1237 #define DMA2_Stream2_BASE     (DMA2_BASE + 0x040)
1238 #define DMA2_Stream3_BASE     (DMA2_BASE + 0x058)
1239 #define DMA2_Stream4_BASE     (DMA2_BASE + 0x070)
1240 #define DMA2_Stream5_BASE     (DMA2_BASE + 0x088)
1241 #define DMA2_Stream6_BASE     (DMA2_BASE + 0x0A0)
1242 #define DMA2_Stream7_BASE     (DMA2_BASE + 0x0B8)
1243 #define ETH_BASE              (AHB1PERIPH_BASE + 0x8000)
1244 #define ETH_MAC_BASE          (ETH_BASE)
1245 #define ETH_MMC_BASE          (ETH_BASE + 0x0100)
1246 #define ETH_PTP_BASE          (ETH_BASE + 0x0700)
1247 #define ETH_DMA_BASE          (ETH_BASE + 0x1000)
1248 #define DMA2D_BASE            (AHB1PERIPH_BASE + 0xB000)
1249
1250 /*!< AHB2 peripherals */
1251 #define DCMI_BASE             (AHB2PERIPH_BASE + 0x50000)
1252 #define CRYP_BASE             (AHB2PERIPH_BASE + 0x60000)
1253 #define HASH_BASE             (AHB2PERIPH_BASE + 0x60400)
1254 #define HASH_DIGEST_BASE      (AHB2PERIPH_BASE + 0x60710)
1255 #define RNG_BASE              (AHB2PERIPH_BASE + 0x60800)
1256
1257 /*!< FMC Bankx registers base address */
1258 #define FMC_Bank1_R_BASE      (FMC_R_BASE + 0x0000)
1259 #define FMC_Bank1E_R_BASE     (FMC_R_BASE + 0x0104)
1260 #define FMC_Bank2_3_R_BASE    (FMC_R_BASE + 0x0060)
1261 #define FMC_Bank4_R_BASE      (FMC_R_BASE + 0x00A0)
1262 #define FMC_Bank5_6_R_BASE    (FMC_R_BASE + 0x0140)
1263
1264 /* Debug MCU registers base address */
1265 #define DBGMCU_BASE           ((uint32_t )0xE0042000)
1266
1267 /*!< USB registers base address */
1268 #define USB_OTG_HS_PERIPH_BASE               ((uint32_t )0x40040000)
1269 #define USB_OTG_FS_PERIPH_BASE               ((uint32_t )0x50000000)
1270
1271 #define USB_OTG_GLOBAL_BASE                  ((uint32_t )0x000)
1272 #define USB_OTG_DEVICE_BASE                  ((uint32_t )0x800)
1273 #define USB_OTG_IN_ENDPOINT_BASE             ((uint32_t )0x900)
1274 #define USB_OTG_OUT_ENDPOINT_BASE            ((uint32_t )0xB00)
1275 #define USB_OTG_EP_REG_SIZE                  ((uint32_t )0x20)
1276 #define USB_OTG_HOST_BASE                    ((uint32_t )0x400)
1277 #define USB_OTG_HOST_PORT_BASE               ((uint32_t )0x440)
1278 #define USB_OTG_HOST_CHANNEL_BASE            ((uint32_t )0x500)
1279 #define USB_OTG_HOST_CHANNEL_SIZE            ((uint32_t )0x20)
1280 #define USB_OTG_PCGCCTL_BASE                 ((uint32_t )0xE00)
1281 #define USB_OTG_FIFO_BASE                    ((uint32_t )0x1000)
1282 #define USB_OTG_FIFO_SIZE                    ((uint32_t )0x1000)
1283
1284 /**
1285   * @}
1286   */
1287
1288 /** @addtogroup Peripheral_declaration
1289   * @{
1290   */
1291 #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
1292 #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
1293 #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
1294 #define TIM5                ((TIM_TypeDef *) TIM5_BASE)
1295 #define TIM6                ((TIM_TypeDef *) TIM6_BASE)
1296 #define TIM7                ((TIM_TypeDef *) TIM7_BASE)
1297 #define TIM12               ((TIM_TypeDef *) TIM12_BASE)
1298 #define TIM13               ((TIM_TypeDef *) TIM13_BASE)
1299 #define TIM14               ((TIM_TypeDef *) TIM14_BASE)
1300 #define RTC                 ((RTC_TypeDef *) RTC_BASE)
1301 #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
1302 #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
1303 #define I2S2ext             ((SPI_TypeDef *) I2S2ext_BASE)
1304 #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
1305 #define SPI3                ((SPI_TypeDef *) SPI3_BASE)
1306 #define I2S3ext             ((SPI_TypeDef *) I2S3ext_BASE)
1307 #define USART2              ((USART_TypeDef *) USART2_BASE)
1308 #define USART3              ((USART_TypeDef *) USART3_BASE)
1309 #define UART4               ((USART_TypeDef *) UART4_BASE)
1310 #define UART5               ((USART_TypeDef *) UART5_BASE)
1311 #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
1312 #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
1313 #define I2C3                ((I2C_TypeDef *) I2C3_BASE)
1314 #define CAN1                ((CAN_TypeDef *) CAN1_BASE)
1315 #define CAN2                ((CAN_TypeDef *) CAN2_BASE)
1316 #define PWR                 ((PWR_TypeDef *) PWR_BASE)
1317 #define DAC                 ((DAC_TypeDef *) DAC_BASE)
1318 #define UART7               ((USART_TypeDef *) UART7_BASE)
1319 #define UART8               ((USART_TypeDef *) UART8_BASE)
1320 #define TIM1                ((TIM_TypeDef *) TIM1_BASE)
1321 #define TIM8                ((TIM_TypeDef *) TIM8_BASE)
1322 #define USART1              ((USART_TypeDef *) USART1_BASE)
1323 #define USART6              ((USART_TypeDef *) USART6_BASE)
1324 #define ADC                 ((ADC_Common_TypeDef *) ADC_BASE)
1325 #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
1326 #define ADC2                ((ADC_TypeDef *) ADC2_BASE)
1327 #define ADC3                ((ADC_TypeDef *) ADC3_BASE)
1328 #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)
1329 #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
1330 #define SPI4                ((SPI_TypeDef *) SPI4_BASE)
1331 #define SYSCFG              ((SYSCFG_TypeDef *) SYSCFG_BASE)
1332 #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
1333 #define TIM9                ((TIM_TypeDef *) TIM9_BASE)
1334 #define TIM10               ((TIM_TypeDef *) TIM10_BASE)
1335 #define TIM11               ((TIM_TypeDef *) TIM11_BASE)
1336 #define SPI5                ((SPI_TypeDef *) SPI5_BASE)
1337 #define SPI6                ((SPI_TypeDef *) SPI6_BASE)
1338 #define SAI1                ((SAI_TypeDef *) SAI1_BASE)
1339 #define SAI1_Block_A        ((SAI_Block_TypeDef *)SAI1_Block_A_BASE)
1340 #define SAI1_Block_B        ((SAI_Block_TypeDef *)SAI1_Block_B_BASE)
1341 #define LTDC                ((LTDC_TypeDef *)LTDC_BASE)
1342 #define LTDC_Layer1         ((LTDC_Layer_TypeDef *)LTDC_Layer1_BASE)
1343 #define LTDC_Layer2         ((LTDC_Layer_TypeDef *)LTDC_Layer2_BASE)
1344
1345 #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
1346 #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
1347 #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
1348 #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
1349 #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
1350 #define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)
1351 #define GPIOG               ((GPIO_TypeDef *) GPIOG_BASE)
1352 #define GPIOH               ((GPIO_TypeDef *) GPIOH_BASE)
1353 #define GPIOI               ((GPIO_TypeDef *) GPIOI_BASE)
1354 #define GPIOJ               ((GPIO_TypeDef *) GPIOJ_BASE)
1355 #define GPIOK               ((GPIO_TypeDef *) GPIOK_BASE)
1356 #define CRC                 ((CRC_TypeDef *) CRC_BASE)
1357 #define RCC                 ((RCC_TypeDef *) RCC_BASE)
1358 #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
1359 #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
1360 #define DMA1_Stream0        ((DMA_Stream_TypeDef *) DMA1_Stream0_BASE)
1361 #define DMA1_Stream1        ((DMA_Stream_TypeDef *) DMA1_Stream1_BASE)
1362 #define DMA1_Stream2        ((DMA_Stream_TypeDef *) DMA1_Stream2_BASE)
1363 #define DMA1_Stream3        ((DMA_Stream_TypeDef *) DMA1_Stream3_BASE)
1364 #define DMA1_Stream4        ((DMA_Stream_TypeDef *) DMA1_Stream4_BASE)
1365 #define DMA1_Stream5        ((DMA_Stream_TypeDef *) DMA1_Stream5_BASE)
1366 #define DMA1_Stream6        ((DMA_Stream_TypeDef *) DMA1_Stream6_BASE)
1367 #define DMA1_Stream7        ((DMA_Stream_TypeDef *) DMA1_Stream7_BASE)
1368 #define DMA2                ((DMA_TypeDef *) DMA2_BASE)
1369 #define DMA2_Stream0        ((DMA_Stream_TypeDef *) DMA2_Stream0_BASE)
1370 #define DMA2_Stream1        ((DMA_Stream_TypeDef *) DMA2_Stream1_BASE)
1371 #define DMA2_Stream2        ((DMA_Stream_TypeDef *) DMA2_Stream2_BASE)
1372 #define DMA2_Stream3        ((DMA_Stream_TypeDef *) DMA2_Stream3_BASE)
1373 #define DMA2_Stream4        ((DMA_Stream_TypeDef *) DMA2_Stream4_BASE)
1374 #define DMA2_Stream5        ((DMA_Stream_TypeDef *) DMA2_Stream5_BASE)
1375 #define DMA2_Stream6        ((DMA_Stream_TypeDef *) DMA2_Stream6_BASE)
1376 #define DMA2_Stream7        ((DMA_Stream_TypeDef *) DMA2_Stream7_BASE)
1377 #define ETH                 ((ETH_TypeDef *) ETH_BASE)
1378 #define DMA2D               ((DMA2D_TypeDef *)DMA2D_BASE)
1379 #define DCMI                ((DCMI_TypeDef *) DCMI_BASE)
1380 #define CRYP                ((CRYP_TypeDef *) CRYP_BASE)
1381 #define HASH                ((HASH_TypeDef *) HASH_BASE)
1382 #define HASH_DIGEST         ((HASH_DIGEST_TypeDef *) HASH_DIGEST_BASE)
1383 #define RNG                 ((RNG_TypeDef *) RNG_BASE)
1384 #define FMC_Bank1           ((FMC_Bank1_TypeDef *) FMC_Bank1_R_BASE)
1385 #define FMC_Bank1E          ((FMC_Bank1E_TypeDef *) FMC_Bank1E_R_BASE)
1386 #define FMC_Bank2_3         ((FMC_Bank2_3_TypeDef *) FMC_Bank2_3_R_BASE)
1387 #define FMC_Bank4           ((FMC_Bank4_TypeDef *) FMC_Bank4_R_BASE)
1388 #define FMC_Bank5_6         ((FMC_Bank5_6_TypeDef *) FMC_Bank5_6_R_BASE)
1389
1390 #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
1391
1392 #define USB_OTG_FS          ((USB_OTG_GlobalTypeDef *) USB_OTG_FS_PERIPH_BASE)
1393 #define USB_OTG_HS          ((USB_OTG_GlobalTypeDef *) USB_OTG_HS_PERIPH_BASE)
1394
1395 /**
1396   * @}
1397   */
1398
1399 /** @addtogroup Exported_constants
1400   * @{
1401   */
1402
1403   /** @addtogroup Peripheral_Registers_Bits_Definition
1404   * @{
1405   */
1406
1407 /******************************************************************************/
1408 /*                         Peripheral Registers_Bits_Definition               */
1409 /******************************************************************************/
1410
1411 /******************************************************************************/
1412 /*                                                                            */
1413 /*                        Analog to Digital Converter                         */
1414 /*                                                                            */
1415 /******************************************************************************/
1416 /********************  Bit definition for ADC_SR register  ********************/
1417 #define  ADC_SR_AWD                          ((uint32_t)0x00000001)        /*!<Analog watchdog flag */
1418 #define  ADC_SR_EOC                          ((uint32_t)0x00000002)        /*!<End of conversion */
1419 #define  ADC_SR_JEOC                         ((uint32_t)0x00000004)        /*!<Injected channel end of conversion */
1420 #define  ADC_SR_JSTRT                        ((uint32_t)0x00000008)        /*!<Injected channel Start flag */
1421 #define  ADC_SR_STRT                         ((uint32_t)0x00000010)        /*!<Regular channel Start flag */
1422 #define  ADC_SR_OVR                          ((uint32_t)0x00000020)        /*!<Overrun flag */
1423
1424 /*******************  Bit definition for ADC_CR1 register  ********************/
1425 #define  ADC_CR1_AWDCH                       ((uint32_t)0x0000001F)        /*!<AWDCH[4:0] bits (Analog watchdog channel select bits) */
1426 #define  ADC_CR1_AWDCH_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1427 #define  ADC_CR1_AWDCH_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1428 #define  ADC_CR1_AWDCH_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1429 #define  ADC_CR1_AWDCH_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1430 #define  ADC_CR1_AWDCH_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1431 #define  ADC_CR1_EOCIE                       ((uint32_t)0x00000020)        /*!<Interrupt enable for EOC */
1432 #define  ADC_CR1_AWDIE                       ((uint32_t)0x00000040)        /*!<AAnalog Watchdog interrupt enable */
1433 #define  ADC_CR1_JEOCIE                      ((uint32_t)0x00000080)        /*!<Interrupt enable for injected channels */
1434 #define  ADC_CR1_SCAN                        ((uint32_t)0x00000100)        /*!<Scan mode */
1435 #define  ADC_CR1_AWDSGL                      ((uint32_t)0x00000200)        /*!<Enable the watchdog on a single channel in scan mode */
1436 #define  ADC_CR1_JAUTO                       ((uint32_t)0x00000400)        /*!<Automatic injected group conversion */
1437 #define  ADC_CR1_DISCEN                      ((uint32_t)0x00000800)        /*!<Discontinuous mode on regular channels */
1438 #define  ADC_CR1_JDISCEN                     ((uint32_t)0x00001000)        /*!<Discontinuous mode on injected channels */
1439 #define  ADC_CR1_DISCNUM                     ((uint32_t)0x0000E000)        /*!<DISCNUM[2:0] bits (Discontinuous mode channel count) */
1440 #define  ADC_CR1_DISCNUM_0                   ((uint32_t)0x00002000)        /*!<Bit 0 */
1441 #define  ADC_CR1_DISCNUM_1                   ((uint32_t)0x00004000)        /*!<Bit 1 */
1442 #define  ADC_CR1_DISCNUM_2                   ((uint32_t)0x00008000)        /*!<Bit 2 */
1443 #define  ADC_CR1_JAWDEN                      ((uint32_t)0x00400000)        /*!<Analog watchdog enable on injected channels */
1444 #define  ADC_CR1_AWDEN                       ((uint32_t)0x00800000)        /*!<Analog watchdog enable on regular channels */
1445 #define  ADC_CR1_RES                         ((uint32_t)0x03000000)        /*!<RES[2:0] bits (Resolution) */
1446 #define  ADC_CR1_RES_0                       ((uint32_t)0x01000000)        /*!<Bit 0 */
1447 #define  ADC_CR1_RES_1                       ((uint32_t)0x02000000)        /*!<Bit 1 */
1448 #define  ADC_CR1_OVRIE                       ((uint32_t)0x04000000)         /*!<overrun interrupt enable */
1449
1450 /*******************  Bit definition for ADC_CR2 register  ********************/
1451 #define  ADC_CR2_ADON                        ((uint32_t)0x00000001)        /*!<A/D Converter ON / OFF */
1452 #define  ADC_CR2_CONT                        ((uint32_t)0x00000002)        /*!<Continuous Conversion */
1453 #define  ADC_CR2_DMA                         ((uint32_t)0x00000100)        /*!<Direct Memory access mode */
1454 #define  ADC_CR2_DDS                         ((uint32_t)0x00000200)        /*!<DMA disable selection (Single ADC) */
1455 #define  ADC_CR2_EOCS                        ((uint32_t)0x00000400)        /*!<End of conversion selection */
1456 #define  ADC_CR2_ALIGN                       ((uint32_t)0x00000800)        /*!<Data Alignment */
1457 #define  ADC_CR2_JEXTSEL                     ((uint32_t)0x000F0000)        /*!<JEXTSEL[3:0] bits (External event select for injected group) */
1458 #define  ADC_CR2_JEXTSEL_0                   ((uint32_t)0x00010000)        /*!<Bit 0 */
1459 #define  ADC_CR2_JEXTSEL_1                   ((uint32_t)0x00020000)        /*!<Bit 1 */
1460 #define  ADC_CR2_JEXTSEL_2                   ((uint32_t)0x00040000)        /*!<Bit 2 */
1461 #define  ADC_CR2_JEXTSEL_3                   ((uint32_t)0x00080000)        /*!<Bit 3 */
1462 #define  ADC_CR2_JEXTEN                      ((uint32_t)0x00300000)        /*!<JEXTEN[1:0] bits (External Trigger Conversion mode for injected channelsp) */
1463 #define  ADC_CR2_JEXTEN_0                    ((uint32_t)0x00100000)        /*!<Bit 0 */
1464 #define  ADC_CR2_JEXTEN_1                    ((uint32_t)0x00200000)        /*!<Bit 1 */
1465 #define  ADC_CR2_JSWSTART                    ((uint32_t)0x00400000)        /*!<Start Conversion of injected channels */
1466 #define  ADC_CR2_EXTSEL                      ((uint32_t)0x0F000000)        /*!<EXTSEL[3:0] bits (External Event Select for regular group) */
1467 #define  ADC_CR2_EXTSEL_0                    ((uint32_t)0x01000000)        /*!<Bit 0 */
1468 #define  ADC_CR2_EXTSEL_1                    ((uint32_t)0x02000000)        /*!<Bit 1 */
1469 #define  ADC_CR2_EXTSEL_2                    ((uint32_t)0x04000000)        /*!<Bit 2 */
1470 #define  ADC_CR2_EXTSEL_3                    ((uint32_t)0x08000000)        /*!<Bit 3 */
1471 #define  ADC_CR2_EXTEN                       ((uint32_t)0x30000000)        /*!<EXTEN[1:0] bits (External Trigger Conversion mode for regular channelsp) */
1472 #define  ADC_CR2_EXTEN_0                     ((uint32_t)0x10000000)        /*!<Bit 0 */
1473 #define  ADC_CR2_EXTEN_1                     ((uint32_t)0x20000000)        /*!<Bit 1 */
1474 #define  ADC_CR2_SWSTART                     ((uint32_t)0x40000000)        /*!<Start Conversion of regular channels */
1475
1476 /******************  Bit definition for ADC_SMPR1 register  *******************/
1477 #define  ADC_SMPR1_SMP10                     ((uint32_t)0x00000007)        /*!<SMP10[2:0] bits (Channel 10 Sample time selection) */
1478 #define  ADC_SMPR1_SMP10_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */
1479 #define  ADC_SMPR1_SMP10_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */
1480 #define  ADC_SMPR1_SMP10_2                   ((uint32_t)0x00000004)        /*!<Bit 2 */
1481 #define  ADC_SMPR1_SMP11                     ((uint32_t)0x00000038)        /*!<SMP11[2:0] bits (Channel 11 Sample time selection) */
1482 #define  ADC_SMPR1_SMP11_0                   ((uint32_t)0x00000008)        /*!<Bit 0 */
1483 #define  ADC_SMPR1_SMP11_1                   ((uint32_t)0x00000010)        /*!<Bit 1 */
1484 #define  ADC_SMPR1_SMP11_2                   ((uint32_t)0x00000020)        /*!<Bit 2 */
1485 #define  ADC_SMPR1_SMP12                     ((uint32_t)0x000001C0)        /*!<SMP12[2:0] bits (Channel 12 Sample time selection) */
1486 #define  ADC_SMPR1_SMP12_0                   ((uint32_t)0x00000040)        /*!<Bit 0 */
1487 #define  ADC_SMPR1_SMP12_1                   ((uint32_t)0x00000080)        /*!<Bit 1 */
1488 #define  ADC_SMPR1_SMP12_2                   ((uint32_t)0x00000100)        /*!<Bit 2 */
1489 #define  ADC_SMPR1_SMP13                     ((uint32_t)0x00000E00)        /*!<SMP13[2:0] bits (Channel 13 Sample time selection) */
1490 #define  ADC_SMPR1_SMP13_0                   ((uint32_t)0x00000200)        /*!<Bit 0 */
1491 #define  ADC_SMPR1_SMP13_1                   ((uint32_t)0x00000400)        /*!<Bit 1 */
1492 #define  ADC_SMPR1_SMP13_2                   ((uint32_t)0x00000800)        /*!<Bit 2 */
1493 #define  ADC_SMPR1_SMP14                     ((uint32_t)0x00007000)        /*!<SMP14[2:0] bits (Channel 14 Sample time selection) */
1494 #define  ADC_SMPR1_SMP14_0                   ((uint32_t)0x00001000)        /*!<Bit 0 */
1495 #define  ADC_SMPR1_SMP14_1                   ((uint32_t)0x00002000)        /*!<Bit 1 */
1496 #define  ADC_SMPR1_SMP14_2                   ((uint32_t)0x00004000)        /*!<Bit 2 */
1497 #define  ADC_SMPR1_SMP15                     ((uint32_t)0x00038000)        /*!<SMP15[2:0] bits (Channel 15 Sample time selection) */
1498 #define  ADC_SMPR1_SMP15_0                   ((uint32_t)0x00008000)        /*!<Bit 0 */
1499 #define  ADC_SMPR1_SMP15_1                   ((uint32_t)0x00010000)        /*!<Bit 1 */
1500 #define  ADC_SMPR1_SMP15_2                   ((uint32_t)0x00020000)        /*!<Bit 2 */
1501 #define  ADC_SMPR1_SMP16                     ((uint32_t)0x001C0000)        /*!<SMP16[2:0] bits (Channel 16 Sample time selection) */
1502 #define  ADC_SMPR1_SMP16_0                   ((uint32_t)0x00040000)        /*!<Bit 0 */
1503 #define  ADC_SMPR1_SMP16_1                   ((uint32_t)0x00080000)        /*!<Bit 1 */
1504 #define  ADC_SMPR1_SMP16_2                   ((uint32_t)0x00100000)        /*!<Bit 2 */
1505 #define  ADC_SMPR1_SMP17                     ((uint32_t)0x00E00000)        /*!<SMP17[2:0] bits (Channel 17 Sample time selection) */
1506 #define  ADC_SMPR1_SMP17_0                   ((uint32_t)0x00200000)        /*!<Bit 0 */
1507 #define  ADC_SMPR1_SMP17_1                   ((uint32_t)0x00400000)        /*!<Bit 1 */
1508 #define  ADC_SMPR1_SMP17_2                   ((uint32_t)0x00800000)        /*!<Bit 2 */
1509 #define  ADC_SMPR1_SMP18                     ((uint32_t)0x07000000)        /*!<SMP18[2:0] bits (Channel 18 Sample time selection) */
1510 #define  ADC_SMPR1_SMP18_0                   ((uint32_t)0x01000000)        /*!<Bit 0 */
1511 #define  ADC_SMPR1_SMP18_1                   ((uint32_t)0x02000000)        /*!<Bit 1 */
1512 #define  ADC_SMPR1_SMP18_2                   ((uint32_t)0x04000000)        /*!<Bit 2 */
1513
1514 /******************  Bit definition for ADC_SMPR2 register  *******************/
1515 #define  ADC_SMPR2_SMP0                      ((uint32_t)0x00000007)        /*!<SMP0[2:0] bits (Channel 0 Sample time selection) */
1516 #define  ADC_SMPR2_SMP0_0                    ((uint32_t)0x00000001)        /*!<Bit 0 */
1517 #define  ADC_SMPR2_SMP0_1                    ((uint32_t)0x00000002)        /*!<Bit 1 */
1518 #define  ADC_SMPR2_SMP0_2                    ((uint32_t)0x00000004)        /*!<Bit 2 */
1519 #define  ADC_SMPR2_SMP1                      ((uint32_t)0x00000038)        /*!<SMP1[2:0] bits (Channel 1 Sample time selection) */
1520 #define  ADC_SMPR2_SMP1_0                    ((uint32_t)0x00000008)        /*!<Bit 0 */
1521 #define  ADC_SMPR2_SMP1_1                    ((uint32_t)0x00000010)        /*!<Bit 1 */
1522 #define  ADC_SMPR2_SMP1_2                    ((uint32_t)0x00000020)        /*!<Bit 2 */
1523 #define  ADC_SMPR2_SMP2                      ((uint32_t)0x000001C0)        /*!<SMP2[2:0] bits (Channel 2 Sample time selection) */
1524 #define  ADC_SMPR2_SMP2_0                    ((uint32_t)0x00000040)        /*!<Bit 0 */
1525 #define  ADC_SMPR2_SMP2_1                    ((uint32_t)0x00000080)        /*!<Bit 1 */
1526 #define  ADC_SMPR2_SMP2_2                    ((uint32_t)0x00000100)        /*!<Bit 2 */
1527 #define  ADC_SMPR2_SMP3                      ((uint32_t)0x00000E00)        /*!<SMP3[2:0] bits (Channel 3 Sample time selection) */
1528 #define  ADC_SMPR2_SMP3_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
1529 #define  ADC_SMPR2_SMP3_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
1530 #define  ADC_SMPR2_SMP3_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
1531 #define  ADC_SMPR2_SMP4                      ((uint32_t)0x00007000)        /*!<SMP4[2:0] bits (Channel 4 Sample time selection) */
1532 #define  ADC_SMPR2_SMP4_0                    ((uint32_t)0x00001000)        /*!<Bit 0 */
1533 #define  ADC_SMPR2_SMP4_1                    ((uint32_t)0x00002000)        /*!<Bit 1 */
1534 #define  ADC_SMPR2_SMP4_2                    ((uint32_t)0x00004000)        /*!<Bit 2 */
1535 #define  ADC_SMPR2_SMP5                      ((uint32_t)0x00038000)        /*!<SMP5[2:0] bits (Channel 5 Sample time selection) */
1536 #define  ADC_SMPR2_SMP5_0                    ((uint32_t)0x00008000)        /*!<Bit 0 */
1537 #define  ADC_SMPR2_SMP5_1                    ((uint32_t)0x00010000)        /*!<Bit 1 */
1538 #define  ADC_SMPR2_SMP5_2                    ((uint32_t)0x00020000)        /*!<Bit 2 */
1539 #define  ADC_SMPR2_SMP6                      ((uint32_t)0x001C0000)        /*!<SMP6[2:0] bits (Channel 6 Sample time selection) */
1540 #define  ADC_SMPR2_SMP6_0                    ((uint32_t)0x00040000)        /*!<Bit 0 */
1541 #define  ADC_SMPR2_SMP6_1                    ((uint32_t)0x00080000)        /*!<Bit 1 */
1542 #define  ADC_SMPR2_SMP6_2                    ((uint32_t)0x00100000)        /*!<Bit 2 */
1543 #define  ADC_SMPR2_SMP7                      ((uint32_t)0x00E00000)        /*!<SMP7[2:0] bits (Channel 7 Sample time selection) */
1544 #define  ADC_SMPR2_SMP7_0                    ((uint32_t)0x00200000)        /*!<Bit 0 */
1545 #define  ADC_SMPR2_SMP7_1                    ((uint32_t)0x00400000)        /*!<Bit 1 */
1546 #define  ADC_SMPR2_SMP7_2                    ((uint32_t)0x00800000)        /*!<Bit 2 */
1547 #define  ADC_SMPR2_SMP8                      ((uint32_t)0x07000000)        /*!<SMP8[2:0] bits (Channel 8 Sample time selection) */
1548 #define  ADC_SMPR2_SMP8_0                    ((uint32_t)0x01000000)        /*!<Bit 0 */
1549 #define  ADC_SMPR2_SMP8_1                    ((uint32_t)0x02000000)        /*!<Bit 1 */
1550 #define  ADC_SMPR2_SMP8_2                    ((uint32_t)0x04000000)        /*!<Bit 2 */
1551 #define  ADC_SMPR2_SMP9                      ((uint32_t)0x38000000)        /*!<SMP9[2:0] bits (Channel 9 Sample time selection) */
1552 #define  ADC_SMPR2_SMP9_0                    ((uint32_t)0x08000000)        /*!<Bit 0 */
1553 #define  ADC_SMPR2_SMP9_1                    ((uint32_t)0x10000000)        /*!<Bit 1 */
1554 #define  ADC_SMPR2_SMP9_2                    ((uint32_t)0x20000000)        /*!<Bit 2 */
1555
1556 /******************  Bit definition for ADC_JOFR1 register  *******************/
1557 #define  ADC_JOFR1_JOFFSET1                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 1 */
1558
1559 /******************  Bit definition for ADC_JOFR2 register  *******************/
1560 #define  ADC_JOFR2_JOFFSET2                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 2 */
1561
1562 /******************  Bit definition for ADC_JOFR3 register  *******************/
1563 #define  ADC_JOFR3_JOFFSET3                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 3 */
1564
1565 /******************  Bit definition for ADC_JOFR4 register  *******************/
1566 #define  ADC_JOFR4_JOFFSET4                  ((uint32_t)0x0FFF)            /*!<Data offset for injected channel 4 */
1567
1568 /*******************  Bit definition for ADC_HTR register  ********************/
1569 #define  ADC_HTR_HT                          ((uint32_t)0x0FFF)            /*!<Analog watchdog high threshold */
1570
1571 /*******************  Bit definition for ADC_LTR register  ********************/
1572 #define  ADC_LTR_LT                          ((uint32_t)0x0FFF)            /*!<Analog watchdog low threshold */
1573
1574 /*******************  Bit definition for ADC_SQR1 register  *******************/
1575 #define  ADC_SQR1_SQ13                       ((uint32_t)0x0000001F)        /*!<SQ13[4:0] bits (13th conversion in regular sequence) */
1576 #define  ADC_SQR1_SQ13_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1577 #define  ADC_SQR1_SQ13_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1578 #define  ADC_SQR1_SQ13_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1579 #define  ADC_SQR1_SQ13_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1580 #define  ADC_SQR1_SQ13_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1581 #define  ADC_SQR1_SQ14                       ((uint32_t)0x000003E0)        /*!<SQ14[4:0] bits (14th conversion in regular sequence) */
1582 #define  ADC_SQR1_SQ14_0                     ((uint32_t)0x00000020)        /*!<Bit 0 */
1583 #define  ADC_SQR1_SQ14_1                     ((uint32_t)0x00000040)        /*!<Bit 1 */
1584 #define  ADC_SQR1_SQ14_2                     ((uint32_t)0x00000080)        /*!<Bit 2 */
1585 #define  ADC_SQR1_SQ14_3                     ((uint32_t)0x00000100)        /*!<Bit 3 */
1586 #define  ADC_SQR1_SQ14_4                     ((uint32_t)0x00000200)        /*!<Bit 4 */
1587 #define  ADC_SQR1_SQ15                       ((uint32_t)0x00007C00)        /*!<SQ15[4:0] bits (15th conversion in regular sequence) */
1588 #define  ADC_SQR1_SQ15_0                     ((uint32_t)0x00000400)        /*!<Bit 0 */
1589 #define  ADC_SQR1_SQ15_1                     ((uint32_t)0x00000800)        /*!<Bit 1 */
1590 #define  ADC_SQR1_SQ15_2                     ((uint32_t)0x00001000)        /*!<Bit 2 */
1591 #define  ADC_SQR1_SQ15_3                     ((uint32_t)0x00002000)        /*!<Bit 3 */
1592 #define  ADC_SQR1_SQ15_4                     ((uint32_t)0x00004000)        /*!<Bit 4 */
1593 #define  ADC_SQR1_SQ16                       ((uint32_t)0x000F8000)        /*!<SQ16[4:0] bits (16th conversion in regular sequence) */
1594 #define  ADC_SQR1_SQ16_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */
1595 #define  ADC_SQR1_SQ16_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */
1596 #define  ADC_SQR1_SQ16_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */
1597 #define  ADC_SQR1_SQ16_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */
1598 #define  ADC_SQR1_SQ16_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */
1599 #define  ADC_SQR1_L                          ((uint32_t)0x00F00000)        /*!<L[3:0] bits (Regular channel sequence length) */
1600 #define  ADC_SQR1_L_0                        ((uint32_t)0x00100000)        /*!<Bit 0 */
1601 #define  ADC_SQR1_L_1                        ((uint32_t)0x00200000)        /*!<Bit 1 */
1602 #define  ADC_SQR1_L_2                        ((uint32_t)0x00400000)        /*!<Bit 2 */
1603 #define  ADC_SQR1_L_3                        ((uint32_t)0x00800000)        /*!<Bit 3 */
1604
1605 /*******************  Bit definition for ADC_SQR2 register  *******************/
1606 #define  ADC_SQR2_SQ7                        ((uint32_t)0x0000001F)        /*!<SQ7[4:0] bits (7th conversion in regular sequence) */
1607 #define  ADC_SQR2_SQ7_0                      ((uint32_t)0x00000001)        /*!<Bit 0 */
1608 #define  ADC_SQR2_SQ7_1                      ((uint32_t)0x00000002)        /*!<Bit 1 */
1609 #define  ADC_SQR2_SQ7_2                      ((uint32_t)0x00000004)        /*!<Bit 2 */
1610 #define  ADC_SQR2_SQ7_3                      ((uint32_t)0x00000008)        /*!<Bit 3 */
1611 #define  ADC_SQR2_SQ7_4                      ((uint32_t)0x00000010)        /*!<Bit 4 */
1612 #define  ADC_SQR2_SQ8                        ((uint32_t)0x000003E0)        /*!<SQ8[4:0] bits (8th conversion in regular sequence) */
1613 #define  ADC_SQR2_SQ8_0                      ((uint32_t)0x00000020)        /*!<Bit 0 */
1614 #define  ADC_SQR2_SQ8_1                      ((uint32_t)0x00000040)        /*!<Bit 1 */
1615 #define  ADC_SQR2_SQ8_2                      ((uint32_t)0x00000080)        /*!<Bit 2 */
1616 #define  ADC_SQR2_SQ8_3                      ((uint32_t)0x00000100)        /*!<Bit 3 */
1617 #define  ADC_SQR2_SQ8_4                      ((uint32_t)0x00000200)        /*!<Bit 4 */
1618 #define  ADC_SQR2_SQ9                        ((uint32_t)0x00007C00)        /*!<SQ9[4:0] bits (9th conversion in regular sequence) */
1619 #define  ADC_SQR2_SQ9_0                      ((uint32_t)0x00000400)        /*!<Bit 0 */
1620 #define  ADC_SQR2_SQ9_1                      ((uint32_t)0x00000800)        /*!<Bit 1 */
1621 #define  ADC_SQR2_SQ9_2                      ((uint32_t)0x00001000)        /*!<Bit 2 */
1622 #define  ADC_SQR2_SQ9_3                      ((uint32_t)0x00002000)        /*!<Bit 3 */
1623 #define  ADC_SQR2_SQ9_4                      ((uint32_t)0x00004000)        /*!<Bit 4 */
1624 #define  ADC_SQR2_SQ10                       ((uint32_t)0x000F8000)        /*!<SQ10[4:0] bits (10th conversion in regular sequence) */
1625 #define  ADC_SQR2_SQ10_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */
1626 #define  ADC_SQR2_SQ10_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */
1627 #define  ADC_SQR2_SQ10_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */
1628 #define  ADC_SQR2_SQ10_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */
1629 #define  ADC_SQR2_SQ10_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */
1630 #define  ADC_SQR2_SQ11                       ((uint32_t)0x01F00000)        /*!<SQ11[4:0] bits (11th conversion in regular sequence) */
1631 #define  ADC_SQR2_SQ11_0                     ((uint32_t)0x00100000)        /*!<Bit 0 */
1632 #define  ADC_SQR2_SQ11_1                     ((uint32_t)0x00200000)        /*!<Bit 1 */
1633 #define  ADC_SQR2_SQ11_2                     ((uint32_t)0x00400000)        /*!<Bit 2 */
1634 #define  ADC_SQR2_SQ11_3                     ((uint32_t)0x00800000)        /*!<Bit 3 */
1635 #define  ADC_SQR2_SQ11_4                     ((uint32_t)0x01000000)        /*!<Bit 4 */
1636 #define  ADC_SQR2_SQ12                       ((uint32_t)0x3E000000)        /*!<SQ12[4:0] bits (12th conversion in regular sequence) */
1637 #define  ADC_SQR2_SQ12_0                     ((uint32_t)0x02000000)        /*!<Bit 0 */
1638 #define  ADC_SQR2_SQ12_1                     ((uint32_t)0x04000000)        /*!<Bit 1 */
1639 #define  ADC_SQR2_SQ12_2                     ((uint32_t)0x08000000)        /*!<Bit 2 */
1640 #define  ADC_SQR2_SQ12_3                     ((uint32_t)0x10000000)        /*!<Bit 3 */
1641 #define  ADC_SQR2_SQ12_4                     ((uint32_t)0x20000000)        /*!<Bit 4 */
1642
1643 /*******************  Bit definition for ADC_SQR3 register  *******************/
1644 #define  ADC_SQR3_SQ1                        ((uint32_t)0x0000001F)        /*!<SQ1[4:0] bits (1st conversion in regular sequence) */
1645 #define  ADC_SQR3_SQ1_0                      ((uint32_t)0x00000001)        /*!<Bit 0 */
1646 #define  ADC_SQR3_SQ1_1                      ((uint32_t)0x00000002)        /*!<Bit 1 */
1647 #define  ADC_SQR3_SQ1_2                      ((uint32_t)0x00000004)        /*!<Bit 2 */
1648 #define  ADC_SQR3_SQ1_3                      ((uint32_t)0x00000008)        /*!<Bit 3 */
1649 #define  ADC_SQR3_SQ1_4                      ((uint32_t)0x00000010)        /*!<Bit 4 */
1650 #define  ADC_SQR3_SQ2                        ((uint32_t)0x000003E0)        /*!<SQ2[4:0] bits (2nd conversion in regular sequence) */
1651 #define  ADC_SQR3_SQ2_0                      ((uint32_t)0x00000020)        /*!<Bit 0 */
1652 #define  ADC_SQR3_SQ2_1                      ((uint32_t)0x00000040)        /*!<Bit 1 */
1653 #define  ADC_SQR3_SQ2_2                      ((uint32_t)0x00000080)        /*!<Bit 2 */
1654 #define  ADC_SQR3_SQ2_3                      ((uint32_t)0x00000100)        /*!<Bit 3 */
1655 #define  ADC_SQR3_SQ2_4                      ((uint32_t)0x00000200)        /*!<Bit 4 */
1656 #define  ADC_SQR3_SQ3                        ((uint32_t)0x00007C00)        /*!<SQ3[4:0] bits (3rd conversion in regular sequence) */
1657 #define  ADC_SQR3_SQ3_0                      ((uint32_t)0x00000400)        /*!<Bit 0 */
1658 #define  ADC_SQR3_SQ3_1                      ((uint32_t)0x00000800)        /*!<Bit 1 */
1659 #define  ADC_SQR3_SQ3_2                      ((uint32_t)0x00001000)        /*!<Bit 2 */
1660 #define  ADC_SQR3_SQ3_3                      ((uint32_t)0x00002000)        /*!<Bit 3 */
1661 #define  ADC_SQR3_SQ3_4                      ((uint32_t)0x00004000)        /*!<Bit 4 */
1662 #define  ADC_SQR3_SQ4                        ((uint32_t)0x000F8000)        /*!<SQ4[4:0] bits (4th conversion in regular sequence) */
1663 #define  ADC_SQR3_SQ4_0                      ((uint32_t)0x00008000)        /*!<Bit 0 */
1664 #define  ADC_SQR3_SQ4_1                      ((uint32_t)0x00010000)        /*!<Bit 1 */
1665 #define  ADC_SQR3_SQ4_2                      ((uint32_t)0x00020000)        /*!<Bit 2 */
1666 #define  ADC_SQR3_SQ4_3                      ((uint32_t)0x00040000)        /*!<Bit 3 */
1667 #define  ADC_SQR3_SQ4_4                      ((uint32_t)0x00080000)        /*!<Bit 4 */
1668 #define  ADC_SQR3_SQ5                        ((uint32_t)0x01F00000)        /*!<SQ5[4:0] bits (5th conversion in regular sequence) */
1669 #define  ADC_SQR3_SQ5_0                      ((uint32_t)0x00100000)        /*!<Bit 0 */
1670 #define  ADC_SQR3_SQ5_1                      ((uint32_t)0x00200000)        /*!<Bit 1 */
1671 #define  ADC_SQR3_SQ5_2                      ((uint32_t)0x00400000)        /*!<Bit 2 */
1672 #define  ADC_SQR3_SQ5_3                      ((uint32_t)0x00800000)        /*!<Bit 3 */
1673 #define  ADC_SQR3_SQ5_4                      ((uint32_t)0x01000000)        /*!<Bit 4 */
1674 #define  ADC_SQR3_SQ6                        ((uint32_t)0x3E000000)        /*!<SQ6[4:0] bits (6th conversion in regular sequence) */
1675 #define  ADC_SQR3_SQ6_0                      ((uint32_t)0x02000000)        /*!<Bit 0 */
1676 #define  ADC_SQR3_SQ6_1                      ((uint32_t)0x04000000)        /*!<Bit 1 */
1677 #define  ADC_SQR3_SQ6_2                      ((uint32_t)0x08000000)        /*!<Bit 2 */
1678 #define  ADC_SQR3_SQ6_3                      ((uint32_t)0x10000000)        /*!<Bit 3 */
1679 #define  ADC_SQR3_SQ6_4                      ((uint32_t)0x20000000)        /*!<Bit 4 */
1680
1681 /*******************  Bit definition for ADC_JSQR register  *******************/
1682 #define  ADC_JSQR_JSQ1                       ((uint32_t)0x0000001F)        /*!<JSQ1[4:0] bits (1st conversion in injected sequence) */
1683 #define  ADC_JSQR_JSQ1_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1684 #define  ADC_JSQR_JSQ1_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1685 #define  ADC_JSQR_JSQ1_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1686 #define  ADC_JSQR_JSQ1_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1687 #define  ADC_JSQR_JSQ1_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1688 #define  ADC_JSQR_JSQ2                       ((uint32_t)0x000003E0)        /*!<JSQ2[4:0] bits (2nd conversion in injected sequence) */
1689 #define  ADC_JSQR_JSQ2_0                     ((uint32_t)0x00000020)        /*!<Bit 0 */
1690 #define  ADC_JSQR_JSQ2_1                     ((uint32_t)0x00000040)        /*!<Bit 1 */
1691 #define  ADC_JSQR_JSQ2_2                     ((uint32_t)0x00000080)        /*!<Bit 2 */
1692 #define  ADC_JSQR_JSQ2_3                     ((uint32_t)0x00000100)        /*!<Bit 3 */
1693 #define  ADC_JSQR_JSQ2_4                     ((uint32_t)0x00000200)        /*!<Bit 4 */
1694 #define  ADC_JSQR_JSQ3                       ((uint32_t)0x00007C00)        /*!<JSQ3[4:0] bits (3rd conversion in injected sequence) */
1695 #define  ADC_JSQR_JSQ3_0                     ((uint32_t)0x00000400)        /*!<Bit 0 */
1696 #define  ADC_JSQR_JSQ3_1                     ((uint32_t)0x00000800)        /*!<Bit 1 */
1697 #define  ADC_JSQR_JSQ3_2                     ((uint32_t)0x00001000)        /*!<Bit 2 */
1698 #define  ADC_JSQR_JSQ3_3                     ((uint32_t)0x00002000)        /*!<Bit 3 */
1699 #define  ADC_JSQR_JSQ3_4                     ((uint32_t)0x00004000)        /*!<Bit 4 */
1700 #define  ADC_JSQR_JSQ4                       ((uint32_t)0x000F8000)        /*!<JSQ4[4:0] bits (4th conversion in injected sequence) */
1701 #define  ADC_JSQR_JSQ4_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */
1702 #define  ADC_JSQR_JSQ4_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */
1703 #define  ADC_JSQR_JSQ4_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */
1704 #define  ADC_JSQR_JSQ4_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */
1705 #define  ADC_JSQR_JSQ4_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */
1706 #define  ADC_JSQR_JL                         ((uint32_t)0x00300000)        /*!<JL[1:0] bits (Injected Sequence length) */
1707 #define  ADC_JSQR_JL_0                       ((uint32_t)0x00100000)        /*!<Bit 0 */
1708 #define  ADC_JSQR_JL_1                       ((uint32_t)0x00200000)        /*!<Bit 1 */
1709
1710 /*******************  Bit definition for ADC_JDR1 register  *******************/
1711 #define  ADC_JDR1_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */
1712
1713 /*******************  Bit definition for ADC_JDR2 register  *******************/
1714 #define  ADC_JDR2_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */
1715
1716 /*******************  Bit definition for ADC_JDR3 register  *******************/
1717 #define  ADC_JDR3_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */
1718
1719 /*******************  Bit definition for ADC_JDR4 register  *******************/
1720 #define  ADC_JDR4_JDATA                      ((uint32_t)0xFFFF)            /*!<Injected data */
1721
1722 /********************  Bit definition for ADC_DR register  ********************/
1723 #define  ADC_DR_DATA                         ((uint32_t)0x0000FFFF)        /*!<Regular data */
1724 #define  ADC_DR_ADC2DATA                     ((uint32_t)0xFFFF0000)        /*!<ADC2 data */
1725
1726 /*******************  Bit definition for ADC_CSR register  ********************/
1727 #define  ADC_CSR_AWD1                        ((uint32_t)0x00000001)        /*!<ADC1 Analog watchdog flag */
1728 #define  ADC_CSR_EOC1                        ((uint32_t)0x00000002)        /*!<ADC1 End of conversion */
1729 #define  ADC_CSR_JEOC1                       ((uint32_t)0x00000004)        /*!<ADC1 Injected channel end of conversion */
1730 #define  ADC_CSR_JSTRT1                      ((uint32_t)0x00000008)        /*!<ADC1 Injected channel Start flag */
1731 #define  ADC_CSR_STRT1                       ((uint32_t)0x00000010)        /*!<ADC1 Regular channel Start flag */
1732 #define  ADC_CSR_DOVR1                       ((uint32_t)0x00000020)        /*!<ADC1 DMA overrun  flag */
1733 #define  ADC_CSR_AWD2                        ((uint32_t)0x00000100)        /*!<ADC2 Analog watchdog flag */
1734 #define  ADC_CSR_EOC2                        ((uint32_t)0x00000200)        /*!<ADC2 End of conversion */
1735 #define  ADC_CSR_JEOC2                       ((uint32_t)0x00000400)        /*!<ADC2 Injected channel end of conversion */
1736 #define  ADC_CSR_JSTRT2                      ((uint32_t)0x00000800)        /*!<ADC2 Injected channel Start flag */
1737 #define  ADC_CSR_STRT2                       ((uint32_t)0x00001000)        /*!<ADC2 Regular channel Start flag */
1738 #define  ADC_CSR_DOVR2                       ((uint32_t)0x00002000)        /*!<ADC2 DMA overrun  flag */
1739 #define  ADC_CSR_AWD3                        ((uint32_t)0x00010000)        /*!<ADC3 Analog watchdog flag */
1740 #define  ADC_CSR_EOC3                        ((uint32_t)0x00020000)        /*!<ADC3 End of conversion */
1741 #define  ADC_CSR_JEOC3                       ((uint32_t)0x00040000)        /*!<ADC3 Injected channel end of conversion */
1742 #define  ADC_CSR_JSTRT3                      ((uint32_t)0x00080000)        /*!<ADC3 Injected channel Start flag */
1743 #define  ADC_CSR_STRT3                       ((uint32_t)0x00100000)        /*!<ADC3 Regular channel Start flag */
1744 #define  ADC_CSR_DOVR3                       ((uint32_t)0x00200000)        /*!<ADC3 DMA overrun  flag */
1745
1746 /*******************  Bit definition for ADC_CCR register  ********************/
1747 #define  ADC_CCR_MULTI                       ((uint32_t)0x0000001F)        /*!<MULTI[4:0] bits (Multi-ADC mode selection) */
1748 #define  ADC_CCR_MULTI_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1749 #define  ADC_CCR_MULTI_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1750 #define  ADC_CCR_MULTI_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1751 #define  ADC_CCR_MULTI_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1752 #define  ADC_CCR_MULTI_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1753 #define  ADC_CCR_DELAY                       ((uint32_t)0x00000F00)        /*!<DELAY[3:0] bits (Delay between 2 sampling phases) */
1754 #define  ADC_CCR_DELAY_0                     ((uint32_t)0x00000100)        /*!<Bit 0 */
1755 #define  ADC_CCR_DELAY_1                     ((uint32_t)0x00000200)        /*!<Bit 1 */
1756 #define  ADC_CCR_DELAY_2                     ((uint32_t)0x00000400)        /*!<Bit 2 */
1757 #define  ADC_CCR_DELAY_3                     ((uint32_t)0x00000800)        /*!<Bit 3 */
1758 #define  ADC_CCR_DDS                         ((uint32_t)0x00002000)        /*!<DMA disable selection (Multi-ADC mode) */
1759 #define  ADC_CCR_DMA                         ((uint32_t)0x0000C000)        /*!<DMA[1:0] bits (Direct Memory Access mode for multimode) */
1760 #define  ADC_CCR_DMA_0                       ((uint32_t)0x00004000)        /*!<Bit 0 */
1761 #define  ADC_CCR_DMA_1                       ((uint32_t)0x00008000)        /*!<Bit 1 */
1762 #define  ADC_CCR_ADCPRE                      ((uint32_t)0x00030000)        /*!<ADCPRE[1:0] bits (ADC prescaler) */
1763 #define  ADC_CCR_ADCPRE_0                    ((uint32_t)0x00010000)        /*!<Bit 0 */
1764 #define  ADC_CCR_ADCPRE_1                    ((uint32_t)0x00020000)        /*!<Bit 1 */
1765 #define  ADC_CCR_VBATE                       ((uint32_t)0x00400000)        /*!<VBAT Enable */
1766 #define  ADC_CCR_TSVREFE                     ((uint32_t)0x00800000)        /*!<Temperature Sensor and VREFINT Enable */
1767
1768 /*******************  Bit definition for ADC_CDR register  ********************/
1769 #define  ADC_CDR_DATA1                      ((uint32_t)0x0000FFFF)         /*!<1st data of a pair of regular conversions */
1770 #define  ADC_CDR_DATA2                      ((uint32_t)0xFFFF0000)         /*!<2nd data of a pair of regular conversions */
1771
1772 /******************************************************************************/
1773 /*                                                                            */
1774 /*                         Controller Area Network                            */
1775 /*                                                                            */
1776 /******************************************************************************/
1777 /*!<CAN control and status registers */
1778 /*******************  Bit definition for CAN_MCR register  ********************/
1779 #define  CAN_MCR_INRQ                        ((uint32_t)0x00000001)        /*!<Initialization Request */
1780 #define  CAN_MCR_SLEEP                       ((uint32_t)0x00000002)        /*!<Sleep Mode Request */
1781 #define  CAN_MCR_TXFP                        ((uint32_t)0x00000004)        /*!<Transmit FIFO Priority */
1782 #define  CAN_MCR_RFLM                        ((uint32_t)0x00000008)        /*!<Receive FIFO Locked Mode */
1783 #define  CAN_MCR_NART                        ((uint32_t)0x00000010)        /*!<No Automatic Retransmission */
1784 #define  CAN_MCR_AWUM                        ((uint32_t)0x00000020)        /*!<Automatic Wakeup Mode */
1785 #define  CAN_MCR_ABOM                        ((uint32_t)0x00000040)        /*!<Automatic Bus-Off Management */
1786 #define  CAN_MCR_TTCM                        ((uint32_t)0x00000080)        /*!<Time Triggered Communication Mode */
1787 #define  CAN_MCR_RESET                       ((uint32_t)0x00008000)        /*!<bxCAN software master reset */
1788 #define  CAN_MCR_DBF                         ((uint32_t)0x00010000)        /*!<bxCAN Debug freeze */
1789 /*******************  Bit definition for CAN_MSR register  ********************/
1790 #define  CAN_MSR_INAK                        ((uint32_t)0x0001)            /*!<Initialization Acknowledge */
1791 #define  CAN_MSR_SLAK                        ((uint32_t)0x0002)            /*!<Sleep Acknowledge */
1792 #define  CAN_MSR_ERRI                        ((uint32_t)0x0004)            /*!<Error Interrupt */
1793 #define  CAN_MSR_WKUI                        ((uint32_t)0x0008)            /*!<Wakeup Interrupt */
1794 #define  CAN_MSR_SLAKI                       ((uint32_t)0x0010)            /*!<Sleep Acknowledge Interrupt */
1795 #define  CAN_MSR_TXM                         ((uint32_t)0x0100)            /*!<Transmit Mode */
1796 #define  CAN_MSR_RXM                         ((uint32_t)0x0200)            /*!<Receive Mode */
1797 #define  CAN_MSR_SAMP                        ((uint32_t)0x0400)            /*!<Last Sample Point */
1798 #define  CAN_MSR_RX                          ((uint32_t)0x0800)            /*!<CAN Rx Signal */
1799
1800 /*******************  Bit definition for CAN_TSR register  ********************/
1801 #define  CAN_TSR_RQCP0                       ((uint32_t)0x00000001)        /*!<Request Completed Mailbox0 */
1802 #define  CAN_TSR_TXOK0                       ((uint32_t)0x00000002)        /*!<Transmission OK of Mailbox0 */
1803 #define  CAN_TSR_ALST0                       ((uint32_t)0x00000004)        /*!<Arbitration Lost for Mailbox0 */
1804 #define  CAN_TSR_TERR0                       ((uint32_t)0x00000008)        /*!<Transmission Error of Mailbox0 */
1805 #define  CAN_TSR_ABRQ0                       ((uint32_t)0x00000080)        /*!<Abort Request for Mailbox0 */
1806 #define  CAN_TSR_RQCP1                       ((uint32_t)0x00000100)        /*!<Request Completed Mailbox1 */
1807 #define  CAN_TSR_TXOK1                       ((uint32_t)0x00000200)        /*!<Transmission OK of Mailbox1 */
1808 #define  CAN_TSR_ALST1                       ((uint32_t)0x00000400)        /*!<Arbitration Lost for Mailbox1 */
1809 #define  CAN_TSR_TERR1                       ((uint32_t)0x00000800)        /*!<Transmission Error of Mailbox1 */
1810 #define  CAN_TSR_ABRQ1                       ((uint32_t)0x00008000)        /*!<Abort Request for Mailbox 1 */
1811 #define  CAN_TSR_RQCP2                       ((uint32_t)0x00010000)        /*!<Request Completed Mailbox2 */
1812 #define  CAN_TSR_TXOK2                       ((uint32_t)0x00020000)        /*!<Transmission OK of Mailbox 2 */
1813 #define  CAN_TSR_ALST2                       ((uint32_t)0x00040000)        /*!<Arbitration Lost for mailbox 2 */
1814 #define  CAN_TSR_TERR2                       ((uint32_t)0x00080000)        /*!<Transmission Error of Mailbox 2 */
1815 #define  CAN_TSR_ABRQ2                       ((uint32_t)0x00800000)        /*!<Abort Request for Mailbox 2 */
1816 #define  CAN_TSR_CODE                        ((uint32_t)0x03000000)        /*!<Mailbox Code */
1817
1818 #define  CAN_TSR_TME                         ((uint32_t)0x1C000000)        /*!<TME[2:0] bits */
1819 #define  CAN_TSR_TME0                        ((uint32_t)0x04000000)        /*!<Transmit Mailbox 0 Empty */
1820 #define  CAN_TSR_TME1                        ((uint32_t)0x08000000)        /*!<Transmit Mailbox 1 Empty */
1821 #define  CAN_TSR_TME2                        ((uint32_t)0x10000000)        /*!<Transmit Mailbox 2 Empty */
1822
1823 #define  CAN_TSR_LOW                         ((uint32_t)0xE0000000)        /*!<LOW[2:0] bits */
1824 #define  CAN_TSR_LOW0                        ((uint32_t)0x20000000)        /*!<Lowest Priority Flag for Mailbox 0 */
1825 #define  CAN_TSR_LOW1                        ((uint32_t)0x40000000)        /*!<Lowest Priority Flag for Mailbox 1 */
1826 #define  CAN_TSR_LOW2                        ((uint32_t)0x80000000)        /*!<Lowest Priority Flag for Mailbox 2 */
1827
1828 /*******************  Bit definition for CAN_RF0R register  *******************/
1829 #define  CAN_RF0R_FMP0                       ((uint32_t)0x03)               /*!<FIFO 0 Message Pending */
1830 #define  CAN_RF0R_FULL0                      ((uint32_t)0x08)               /*!<FIFO 0 Full */
1831 #define  CAN_RF0R_FOVR0                      ((uint32_t)0x10)               /*!<FIFO 0 Overrun */
1832 #define  CAN_RF0R_RFOM0                      ((uint32_t)0x20)               /*!<Release FIFO 0 Output Mailbox */
1833
1834 /*******************  Bit definition for CAN_RF1R register  *******************/
1835 #define  CAN_RF1R_FMP1                       ((uint32_t)0x03)               /*!<FIFO 1 Message Pending */
1836 #define  CAN_RF1R_FULL1                      ((uint32_t)0x08)               /*!<FIFO 1 Full */
1837 #define  CAN_RF1R_FOVR1                      ((uint32_t)0x10)               /*!<FIFO 1 Overrun */
1838 #define  CAN_RF1R_RFOM1                      ((uint32_t)0x20)               /*!<Release FIFO 1 Output Mailbox */
1839
1840 /********************  Bit definition for CAN_IER register  *******************/
1841 #define  CAN_IER_TMEIE                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Empty Interrupt Enable */
1842 #define  CAN_IER_FMPIE0                      ((uint32_t)0x00000002)        /*!<FIFO Message Pending Interrupt Enable */
1843 #define  CAN_IER_FFIE0                       ((uint32_t)0x00000004)        /*!<FIFO Full Interrupt Enable */
1844 #define  CAN_IER_FOVIE0                      ((uint32_t)0x00000008)        /*!<FIFO Overrun Interrupt Enable */
1845 #define  CAN_IER_FMPIE1                      ((uint32_t)0x00000010)        /*!<FIFO Message Pending Interrupt Enable */
1846 #define  CAN_IER_FFIE1                       ((uint32_t)0x00000020)        /*!<FIFO Full Interrupt Enable */
1847 #define  CAN_IER_FOVIE1                      ((uint32_t)0x00000040)        /*!<FIFO Overrun Interrupt Enable */
1848 #define  CAN_IER_EWGIE                       ((uint32_t)0x00000100)        /*!<Error Warning Interrupt Enable */
1849 #define  CAN_IER_EPVIE                       ((uint32_t)0x00000200)        /*!<Error Passive Interrupt Enable */
1850 #define  CAN_IER_BOFIE                       ((uint32_t)0x00000400)        /*!<Bus-Off Interrupt Enable */
1851 #define  CAN_IER_LECIE                       ((uint32_t)0x00000800)        /*!<Last Error Code Interrupt Enable */
1852 #define  CAN_IER_ERRIE                       ((uint32_t)0x00008000)        /*!<Error Interrupt Enable */
1853 #define  CAN_IER_WKUIE                       ((uint32_t)0x00010000)        /*!<Wakeup Interrupt Enable */
1854 #define  CAN_IER_SLKIE                       ((uint32_t)0x00020000)        /*!<Sleep Interrupt Enable */
1855 #define  CAN_IER_EWGIE                       ((uint32_t)0x00000100)        /*!<Error warning interrupt enable */
1856 #define  CAN_IER_EPVIE                       ((uint32_t)0x00000200)        /*!<Error passive interrupt enable */
1857 #define  CAN_IER_BOFIE                       ((uint32_t)0x00000400)        /*!<Bus-off interrupt enable */
1858 #define  CAN_IER_LECIE                       ((uint32_t)0x00000800)        /*!<Last error code interrupt enable */
1859 #define  CAN_IER_ERRIE                       ((uint32_t)0x00008000)        /*!<Error interrupt enable */
1860
1861
1862 /********************  Bit definition for CAN_ESR register  *******************/
1863 #define  CAN_ESR_EWGF                        ((uint32_t)0x00000001)        /*!<Error Warning Flag */
1864 #define  CAN_ESR_EPVF                        ((uint32_t)0x00000002)        /*!<Error Passive Flag */
1865 #define  CAN_ESR_BOFF                        ((uint32_t)0x00000004)        /*!<Bus-Off Flag */
1866
1867 #define  CAN_ESR_LEC                         ((uint32_t)0x00000070)        /*!<LEC[2:0] bits (Last Error Code) */
1868 #define  CAN_ESR_LEC_0                       ((uint32_t)0x00000010)        /*!<Bit 0 */
1869 #define  CAN_ESR_LEC_1                       ((uint32_t)0x00000020)        /*!<Bit 1 */
1870 #define  CAN_ESR_LEC_2                       ((uint32_t)0x00000040)        /*!<Bit 2 */
1871
1872 #define  CAN_ESR_TEC                         ((uint32_t)0x00FF0000)        /*!<Least significant byte of the 9-bit Transmit Error Counter */
1873 #define  CAN_ESR_REC                         ((uint32_t)0xFF000000)        /*!<Receive Error Counter */
1874
1875 /*******************  Bit definition for CAN_BTR register  ********************/
1876 #define  CAN_BTR_BRP                         ((uint32_t)0x000003FF)        /*!<Baud Rate Prescaler */
1877 #define  CAN_BTR_TS1                         ((uint32_t)0x000F0000)        /*!<Time Segment 1 */
1878 #define  CAN_BTR_TS1_0                       ((uint32_t)0x00010000)        /*!<Bit 0 */
1879 #define  CAN_BTR_TS1_1                       ((uint32_t)0x00020000)        /*!<Bit 1 */
1880 #define  CAN_BTR_TS1_2                       ((uint32_t)0x00040000)        /*!<Bit 2 */
1881 #define  CAN_BTR_TS1_3                       ((uint32_t)0x00080000)        /*!<Bit 3 */
1882 #define  CAN_BTR_TS2                         ((uint32_t)0x00700000)        /*!<Time Segment 2 */
1883 #define  CAN_BTR_TS2_0                       ((uint32_t)0x00100000)        /*!<Bit 0 */
1884 #define  CAN_BTR_TS2_1                       ((uint32_t)0x00200000)        /*!<Bit 1 */
1885 #define  CAN_BTR_TS2_2                       ((uint32_t)0x00400000)        /*!<Bit 2 */
1886 #define  CAN_BTR_SJW                         ((uint32_t)0x03000000)        /*!<Resynchronization Jump Width */
1887 #define  CAN_BTR_SJW_0                       ((uint32_t)0x01000000)        /*!<Bit 0 */
1888 #define  CAN_BTR_SJW_1                       ((uint32_t)0x02000000)        /*!<Bit 1 */
1889 #define  CAN_BTR_LBKM                        ((uint32_t)0x40000000)        /*!<Loop Back Mode (Debug) */
1890 #define  CAN_BTR_SILM                        ((uint32_t)0x80000000)        /*!<Silent Mode */
1891
1892
1893 /*!<Mailbox registers */
1894 /******************  Bit definition for CAN_TI0R register  ********************/
1895 #define  CAN_TI0R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */
1896 #define  CAN_TI0R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1897 #define  CAN_TI0R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1898 #define  CAN_TI0R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */
1899 #define  CAN_TI0R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1900
1901 /******************  Bit definition for CAN_TDT0R register  *******************/
1902 #define  CAN_TDT0R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1903 #define  CAN_TDT0R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */
1904 #define  CAN_TDT0R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1905
1906 /******************  Bit definition for CAN_TDL0R register  *******************/
1907 #define  CAN_TDL0R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1908 #define  CAN_TDL0R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1909 #define  CAN_TDL0R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1910 #define  CAN_TDL0R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1911
1912 /******************  Bit definition for CAN_TDH0R register  *******************/
1913 #define  CAN_TDH0R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1914 #define  CAN_TDH0R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1915 #define  CAN_TDH0R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1916 #define  CAN_TDH0R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1917
1918 /*******************  Bit definition for CAN_TI1R register  *******************/
1919 #define  CAN_TI1R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */
1920 #define  CAN_TI1R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1921 #define  CAN_TI1R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1922 #define  CAN_TI1R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */
1923 #define  CAN_TI1R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1924
1925 /*******************  Bit definition for CAN_TDT1R register  ******************/
1926 #define  CAN_TDT1R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1927 #define  CAN_TDT1R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */
1928 #define  CAN_TDT1R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1929
1930 /*******************  Bit definition for CAN_TDL1R register  ******************/
1931 #define  CAN_TDL1R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1932 #define  CAN_TDL1R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1933 #define  CAN_TDL1R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1934 #define  CAN_TDL1R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1935
1936 /*******************  Bit definition for CAN_TDH1R register  ******************/
1937 #define  CAN_TDH1R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1938 #define  CAN_TDH1R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1939 #define  CAN_TDH1R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1940 #define  CAN_TDH1R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1941
1942 /*******************  Bit definition for CAN_TI2R register  *******************/
1943 #define  CAN_TI2R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */
1944 #define  CAN_TI2R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1945 #define  CAN_TI2R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1946 #define  CAN_TI2R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended identifier */
1947 #define  CAN_TI2R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1948
1949 /*******************  Bit definition for CAN_TDT2R register  ******************/
1950 #define  CAN_TDT2R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1951 #define  CAN_TDT2R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */
1952 #define  CAN_TDT2R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1953
1954 /*******************  Bit definition for CAN_TDL2R register  ******************/
1955 #define  CAN_TDL2R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1956 #define  CAN_TDL2R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1957 #define  CAN_TDL2R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1958 #define  CAN_TDL2R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1959
1960 /*******************  Bit definition for CAN_TDH2R register  ******************/
1961 #define  CAN_TDH2R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1962 #define  CAN_TDH2R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1963 #define  CAN_TDH2R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1964 #define  CAN_TDH2R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1965
1966 /*******************  Bit definition for CAN_RI0R register  *******************/
1967 #define  CAN_RI0R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1968 #define  CAN_RI0R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1969 #define  CAN_RI0R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */
1970 #define  CAN_RI0R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1971
1972 /*******************  Bit definition for CAN_RDT0R register  ******************/
1973 #define  CAN_RDT0R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1974 #define  CAN_RDT0R_FMI                       ((uint32_t)0x0000FF00)        /*!<Filter Match Index */
1975 #define  CAN_RDT0R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1976
1977 /*******************  Bit definition for CAN_RDL0R register  ******************/
1978 #define  CAN_RDL0R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1979 #define  CAN_RDL0R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1980 #define  CAN_RDL0R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1981 #define  CAN_RDL0R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1982
1983 /*******************  Bit definition for CAN_RDH0R register  ******************/
1984 #define  CAN_RDH0R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1985 #define  CAN_RDH0R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1986 #define  CAN_RDH0R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1987 #define  CAN_RDH0R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1988
1989 /*******************  Bit definition for CAN_RI1R register  *******************/
1990 #define  CAN_RI1R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1991 #define  CAN_RI1R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1992 #define  CAN_RI1R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended identifier */
1993 #define  CAN_RI1R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1994
1995 /*******************  Bit definition for CAN_RDT1R register  ******************/
1996 #define  CAN_RDT1R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1997 #define  CAN_RDT1R_FMI                       ((uint32_t)0x0000FF00)        /*!<Filter Match Index */
1998 #define  CAN_RDT1R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1999
2000 /*******************  Bit definition for CAN_RDL1R register  ******************/
2001 #define  CAN_RDL1R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
2002 #define  CAN_RDL1R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
2003 #define  CAN_RDL1R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
2004 #define  CAN_RDL1R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
2005
2006 /*******************  Bit definition for CAN_RDH1R register  ******************/
2007 #define  CAN_RDH1R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
2008 #define  CAN_RDH1R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
2009 #define  CAN_RDH1R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
2010 #define  CAN_RDH1R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
2011
2012 /*!<CAN filter registers */
2013 /*******************  Bit definition for CAN_FMR register  ********************/
2014 #define  CAN_FMR_FINIT                       ((uint32_t)0x01)               /*!<Filter Init Mode */
2015 #define  CAN_FMR_CAN2SB                      ((uint32_t)0x00003F00)        /*!<CAN2 start bank */
2016
2017 /*******************  Bit definition for CAN_FM1R register  *******************/
2018 #define  CAN_FM1R_FBM                        ((uint32_t)0x3FFF)            /*!<Filter Mode */
2019 #define  CAN_FM1R_FBM0                       ((uint32_t)0x0001)            /*!<Filter Init Mode bit 0 */
2020 #define  CAN_FM1R_FBM1                       ((uint32_t)0x0002)            /*!<Filter Init Mode bit 1 */
2021 #define  CAN_FM1R_FBM2                       ((uint32_t)0x0004)            /*!<Filter Init Mode bit 2 */
2022 #define  CAN_FM1R_FBM3                       ((uint32_t)0x0008)            /*!<Filter Init Mode bit 3 */
2023 #define  CAN_FM1R_FBM4                       ((uint32_t)0x0010)            /*!<Filter Init Mode bit 4 */
2024 #define  CAN_FM1R_FBM5                       ((uint32_t)0x0020)            /*!<Filter Init Mode bit 5 */
2025 #define  CAN_FM1R_FBM6                       ((uint32_t)0x0040)            /*!<Filter Init Mode bit 6 */
2026 #define  CAN_FM1R_FBM7                       ((uint32_t)0x0080)            /*!<Filter Init Mode bit 7 */
2027 #define  CAN_FM1R_FBM8                       ((uint32_t)0x0100)            /*!<Filter Init Mode bit 8 */
2028 #define  CAN_FM1R_FBM9                       ((uint32_t)0x0200)            /*!<Filter Init Mode bit 9 */
2029 #define  CAN_FM1R_FBM10                      ((uint32_t)0x0400)            /*!<Filter Init Mode bit 10 */
2030 #define  CAN_FM1R_FBM11                      ((uint32_t)0x0800)            /*!<Filter Init Mode bit 11 */
2031 #define  CAN_FM1R_FBM12                      ((uint32_t)0x1000)            /*!<Filter Init Mode bit 12 */
2032 #define  CAN_FM1R_FBM13                      ((uint32_t)0x2000)            /*!<Filter Init Mode bit 13 */
2033
2034 /*******************  Bit definition for CAN_FS1R register  *******************/
2035 #define  CAN_FS1R_FSC                        ((uint32_t)0x3FFF)            /*!<Filter Scale Configuration */
2036 #define  CAN_FS1R_FSC0                       ((uint32_t)0x0001)            /*!<Filter Scale Configuration bit 0 */
2037 #define  CAN_FS1R_FSC1                       ((uint32_t)0x0002)            /*!<Filter Scale Configuration bit 1 */
2038 #define  CAN_FS1R_FSC2                       ((uint32_t)0x0004)            /*!<Filter Scale Configuration bit 2 */
2039 #define  CAN_FS1R_FSC3                       ((uint32_t)0x0008)            /*!<Filter Scale Configuration bit 3 */
2040 #define  CAN_FS1R_FSC4                       ((uint32_t)0x0010)            /*!<Filter Scale Configuration bit 4 */
2041 #define  CAN_FS1R_FSC5                       ((uint32_t)0x0020)            /*!<Filter Scale Configuration bit 5 */
2042 #define  CAN_FS1R_FSC6                       ((uint32_t)0x0040)            /*!<Filter Scale Configuration bit 6 */
2043 #define  CAN_FS1R_FSC7                       ((uint32_t)0x0080)            /*!<Filter Scale Configuration bit 7 */
2044 #define  CAN_FS1R_FSC8                       ((uint32_t)0x0100)            /*!<Filter Scale Configuration bit 8 */
2045 #define  CAN_FS1R_FSC9                       ((uint32_t)0x0200)            /*!<Filter Scale Configuration bit 9 */
2046 #define  CAN_FS1R_FSC10                      ((uint32_t)0x0400)            /*!<Filter Scale Configuration bit 10 */
2047 #define  CAN_FS1R_FSC11                      ((uint32_t)0x0800)            /*!<Filter Scale Configuration bit 11 */
2048 #define  CAN_FS1R_FSC12                      ((uint32_t)0x1000)            /*!<Filter Scale Configuration bit 12 */
2049 #define  CAN_FS1R_FSC13                      ((uint32_t)0x2000)            /*!<Filter Scale Configuration bit 13 */
2050
2051 /******************  Bit definition for CAN_FFA1R register  *******************/
2052 #define  CAN_FFA1R_FFA                       ((uint32_t)0x3FFF)            /*!<Filter FIFO Assignment */
2053 #define  CAN_FFA1R_FFA0                      ((uint32_t)0x0001)            /*!<Filter FIFO Assignment for Filter 0 */
2054 #define  CAN_FFA1R_FFA1                      ((uint32_t)0x0002)            /*!<Filter FIFO Assignment for Filter 1 */
2055 #define  CAN_FFA1R_FFA2                      ((uint32_t)0x0004)            /*!<Filter FIFO Assignment for Filter 2 */
2056 #define  CAN_FFA1R_FFA3                      ((uint32_t)0x0008)            /*!<Filter FIFO Assignment for Filter 3 */
2057 #define  CAN_FFA1R_FFA4                      ((uint32_t)0x0010)            /*!<Filter FIFO Assignment for Filter 4 */
2058 #define  CAN_FFA1R_FFA5                      ((uint32_t)0x0020)            /*!<Filter FIFO Assignment for Filter 5 */
2059 #define  CAN_FFA1R_FFA6                      ((uint32_t)0x0040)            /*!<Filter FIFO Assignment for Filter 6 */
2060 #define  CAN_FFA1R_FFA7                      ((uint32_t)0x0080)            /*!<Filter FIFO Assignment for Filter 7 */
2061 #define  CAN_FFA1R_FFA8                      ((uint32_t)0x0100)            /*!<Filter FIFO Assignment for Filter 8 */
2062 #define  CAN_FFA1R_FFA9                      ((uint32_t)0x0200)            /*!<Filter FIFO Assignment for Filter 9 */
2063 #define  CAN_FFA1R_FFA10                     ((uint32_t)0x0400)            /*!<Filter FIFO Assignment for Filter 10 */
2064 #define  CAN_FFA1R_FFA11                     ((uint32_t)0x0800)            /*!<Filter FIFO Assignment for Filter 11 */
2065 #define  CAN_FFA1R_FFA12                     ((uint32_t)0x1000)            /*!<Filter FIFO Assignment for Filter 12 */
2066 #define  CAN_FFA1R_FFA13                     ((uint32_t)0x2000)            /*!<Filter FIFO Assignment for Filter 13 */
2067
2068 /*******************  Bit definition for CAN_FA1R register  *******************/
2069 #define  CAN_FA1R_FACT                       ((uint32_t)0x3FFF)            /*!<Filter Active */
2070 #define  CAN_FA1R_FACT0                      ((uint32_t)0x0001)            /*!<Filter 0 Active */
2071 #define  CAN_FA1R_FACT1                      ((uint32_t)0x0002)            /*!<Filter 1 Active */
2072 #define  CAN_FA1R_FACT2                      ((uint32_t)0x0004)            /*!<Filter 2 Active */
2073 #define  CAN_FA1R_FACT3                      ((uint32_t)0x0008)            /*!<Filter 3 Active */
2074 #define  CAN_FA1R_FACT4                      ((uint32_t)0x0010)            /*!<Filter 4 Active */
2075 #define  CAN_FA1R_FACT5                      ((uint32_t)0x0020)            /*!<Filter 5 Active */
2076 #define  CAN_FA1R_FACT6                      ((uint32_t)0x0040)            /*!<Filter 6 Active */
2077 #define  CAN_FA1R_FACT7                      ((uint32_t)0x0080)            /*!<Filter 7 Active */
2078 #define  CAN_FA1R_FACT8                      ((uint32_t)0x0100)            /*!<Filter 8 Active */
2079 #define  CAN_FA1R_FACT9                      ((uint32_t)0x0200)            /*!<Filter 9 Active */
2080 #define  CAN_FA1R_FACT10                     ((uint32_t)0x0400)            /*!<Filter 10 Active */
2081 #define  CAN_FA1R_FACT11                     ((uint32_t)0x0800)            /*!<Filter 11 Active */
2082 #define  CAN_FA1R_FACT12                     ((uint32_t)0x1000)            /*!<Filter 12 Active */
2083 #define  CAN_FA1R_FACT13                     ((uint32_t)0x2000)            /*!<Filter 13 Active */
2084
2085 /*******************  Bit definition for CAN_F0R1 register  *******************/
2086 #define  CAN_F0R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2087 #define  CAN_F0R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2088 #define  CAN_F0R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2089 #define  CAN_F0R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2090 #define  CAN_F0R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2091 #define  CAN_F0R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2092 #define  CAN_F0R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2093 #define  CAN_F0R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2094 #define  CAN_F0R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2095 #define  CAN_F0R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2096 #define  CAN_F0R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2097 #define  CAN_F0R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2098 #define  CAN_F0R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2099 #define  CAN_F0R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2100 #define  CAN_F0R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2101 #define  CAN_F0R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2102 #define  CAN_F0R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2103 #define  CAN_F0R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2104 #define  CAN_F0R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2105 #define  CAN_F0R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2106 #define  CAN_F0R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2107 #define  CAN_F0R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2108 #define  CAN_F0R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2109 #define  CAN_F0R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2110 #define  CAN_F0R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2111 #define  CAN_F0R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2112 #define  CAN_F0R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2113 #define  CAN_F0R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2114 #define  CAN_F0R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2115 #define  CAN_F0R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2116 #define  CAN_F0R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2117 #define  CAN_F0R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2118
2119 /*******************  Bit definition for CAN_F1R1 register  *******************/
2120 #define  CAN_F1R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2121 #define  CAN_F1R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2122 #define  CAN_F1R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2123 #define  CAN_F1R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2124 #define  CAN_F1R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2125 #define  CAN_F1R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2126 #define  CAN_F1R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2127 #define  CAN_F1R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2128 #define  CAN_F1R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2129 #define  CAN_F1R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2130 #define  CAN_F1R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2131 #define  CAN_F1R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2132 #define  CAN_F1R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2133 #define  CAN_F1R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2134 #define  CAN_F1R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2135 #define  CAN_F1R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2136 #define  CAN_F1R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2137 #define  CAN_F1R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2138 #define  CAN_F1R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2139 #define  CAN_F1R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2140 #define  CAN_F1R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2141 #define  CAN_F1R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2142 #define  CAN_F1R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2143 #define  CAN_F1R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2144 #define  CAN_F1R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2145 #define  CAN_F1R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2146 #define  CAN_F1R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2147 #define  CAN_F1R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2148 #define  CAN_F1R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2149 #define  CAN_F1R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2150 #define  CAN_F1R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2151 #define  CAN_F1R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2152
2153 /*******************  Bit definition for CAN_F2R1 register  *******************/
2154 #define  CAN_F2R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2155 #define  CAN_F2R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2156 #define  CAN_F2R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2157 #define  CAN_F2R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2158 #define  CAN_F2R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2159 #define  CAN_F2R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2160 #define  CAN_F2R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2161 #define  CAN_F2R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2162 #define  CAN_F2R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2163 #define  CAN_F2R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2164 #define  CAN_F2R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2165 #define  CAN_F2R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2166 #define  CAN_F2R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2167 #define  CAN_F2R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2168 #define  CAN_F2R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2169 #define  CAN_F2R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2170 #define  CAN_F2R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2171 #define  CAN_F2R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2172 #define  CAN_F2R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2173 #define  CAN_F2R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2174 #define  CAN_F2R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2175 #define  CAN_F2R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2176 #define  CAN_F2R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2177 #define  CAN_F2R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2178 #define  CAN_F2R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2179 #define  CAN_F2R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2180 #define  CAN_F2R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2181 #define  CAN_F2R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2182 #define  CAN_F2R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2183 #define  CAN_F2R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2184 #define  CAN_F2R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2185 #define  CAN_F2R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2186
2187 /*******************  Bit definition for CAN_F3R1 register  *******************/
2188 #define  CAN_F3R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2189 #define  CAN_F3R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2190 #define  CAN_F3R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2191 #define  CAN_F3R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2192 #define  CAN_F3R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2193 #define  CAN_F3R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2194 #define  CAN_F3R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2195 #define  CAN_F3R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2196 #define  CAN_F3R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2197 #define  CAN_F3R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2198 #define  CAN_F3R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2199 #define  CAN_F3R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2200 #define  CAN_F3R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2201 #define  CAN_F3R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2202 #define  CAN_F3R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2203 #define  CAN_F3R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2204 #define  CAN_F3R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2205 #define  CAN_F3R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2206 #define  CAN_F3R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2207 #define  CAN_F3R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2208 #define  CAN_F3R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2209 #define  CAN_F3R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2210 #define  CAN_F3R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2211 #define  CAN_F3R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2212 #define  CAN_F3R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2213 #define  CAN_F3R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2214 #define  CAN_F3R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2215 #define  CAN_F3R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2216 #define  CAN_F3R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2217 #define  CAN_F3R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2218 #define  CAN_F3R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2219 #define  CAN_F3R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2220
2221 /*******************  Bit definition for CAN_F4R1 register  *******************/
2222 #define  CAN_F4R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2223 #define  CAN_F4R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2224 #define  CAN_F4R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2225 #define  CAN_F4R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2226 #define  CAN_F4R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2227 #define  CAN_F4R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2228 #define  CAN_F4R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2229 #define  CAN_F4R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2230 #define  CAN_F4R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2231 #define  CAN_F4R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2232 #define  CAN_F4R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2233 #define  CAN_F4R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2234 #define  CAN_F4R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2235 #define  CAN_F4R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2236 #define  CAN_F4R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2237 #define  CAN_F4R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2238 #define  CAN_F4R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2239 #define  CAN_F4R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2240 #define  CAN_F4R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2241 #define  CAN_F4R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2242 #define  CAN_F4R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2243 #define  CAN_F4R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2244 #define  CAN_F4R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2245 #define  CAN_F4R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2246 #define  CAN_F4R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2247 #define  CAN_F4R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2248 #define  CAN_F4R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2249 #define  CAN_F4R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2250 #define  CAN_F4R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2251 #define  CAN_F4R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2252 #define  CAN_F4R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2253 #define  CAN_F4R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2254
2255 /*******************  Bit definition for CAN_F5R1 register  *******************/
2256 #define  CAN_F5R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2257 #define  CAN_F5R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2258 #define  CAN_F5R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2259 #define  CAN_F5R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2260 #define  CAN_F5R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2261 #define  CAN_F5R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2262 #define  CAN_F5R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2263 #define  CAN_F5R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2264 #define  CAN_F5R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2265 #define  CAN_F5R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2266 #define  CAN_F5R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2267 #define  CAN_F5R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2268 #define  CAN_F5R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2269 #define  CAN_F5R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2270 #define  CAN_F5R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2271 #define  CAN_F5R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2272 #define  CAN_F5R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2273 #define  CAN_F5R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2274 #define  CAN_F5R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2275 #define  CAN_F5R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2276 #define  CAN_F5R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2277 #define  CAN_F5R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2278 #define  CAN_F5R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2279 #define  CAN_F5R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2280 #define  CAN_F5R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2281 #define  CAN_F5R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2282 #define  CAN_F5R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2283 #define  CAN_F5R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2284 #define  CAN_F5R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2285 #define  CAN_F5R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2286 #define  CAN_F5R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2287 #define  CAN_F5R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2288
2289 /*******************  Bit definition for CAN_F6R1 register  *******************/
2290 #define  CAN_F6R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2291 #define  CAN_F6R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2292 #define  CAN_F6R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2293 #define  CAN_F6R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2294 #define  CAN_F6R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2295 #define  CAN_F6R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2296 #define  CAN_F6R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2297 #define  CAN_F6R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2298 #define  CAN_F6R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2299 #define  CAN_F6R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2300 #define  CAN_F6R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2301 #define  CAN_F6R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2302 #define  CAN_F6R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2303 #define  CAN_F6R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2304 #define  CAN_F6R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2305 #define  CAN_F6R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2306 #define  CAN_F6R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2307 #define  CAN_F6R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2308 #define  CAN_F6R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2309 #define  CAN_F6R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2310 #define  CAN_F6R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2311 #define  CAN_F6R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2312 #define  CAN_F6R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2313 #define  CAN_F6R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2314 #define  CAN_F6R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2315 #define  CAN_F6R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2316 #define  CAN_F6R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2317 #define  CAN_F6R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2318 #define  CAN_F6R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2319 #define  CAN_F6R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2320 #define  CAN_F6R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2321 #define  CAN_F6R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2322
2323 /*******************  Bit definition for CAN_F7R1 register  *******************/
2324 #define  CAN_F7R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2325 #define  CAN_F7R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2326 #define  CAN_F7R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2327 #define  CAN_F7R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2328 #define  CAN_F7R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2329 #define  CAN_F7R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2330 #define  CAN_F7R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2331 #define  CAN_F7R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2332 #define  CAN_F7R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2333 #define  CAN_F7R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2334 #define  CAN_F7R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2335 #define  CAN_F7R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2336 #define  CAN_F7R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2337 #define  CAN_F7R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2338 #define  CAN_F7R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2339 #define  CAN_F7R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2340 #define  CAN_F7R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2341 #define  CAN_F7R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2342 #define  CAN_F7R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2343 #define  CAN_F7R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2344 #define  CAN_F7R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2345 #define  CAN_F7R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2346 #define  CAN_F7R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2347 #define  CAN_F7R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2348 #define  CAN_F7R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2349 #define  CAN_F7R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2350 #define  CAN_F7R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2351 #define  CAN_F7R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2352 #define  CAN_F7R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2353 #define  CAN_F7R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2354 #define  CAN_F7R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2355 #define  CAN_F7R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2356
2357 /*******************  Bit definition for CAN_F8R1 register  *******************/
2358 #define  CAN_F8R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2359 #define  CAN_F8R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2360 #define  CAN_F8R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2361 #define  CAN_F8R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2362 #define  CAN_F8R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2363 #define  CAN_F8R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2364 #define  CAN_F8R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2365 #define  CAN_F8R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2366 #define  CAN_F8R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2367 #define  CAN_F8R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2368 #define  CAN_F8R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2369 #define  CAN_F8R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2370 #define  CAN_F8R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2371 #define  CAN_F8R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2372 #define  CAN_F8R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2373 #define  CAN_F8R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2374 #define  CAN_F8R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2375 #define  CAN_F8R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2376 #define  CAN_F8R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2377 #define  CAN_F8R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2378 #define  CAN_F8R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2379 #define  CAN_F8R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2380 #define  CAN_F8R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2381 #define  CAN_F8R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2382 #define  CAN_F8R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2383 #define  CAN_F8R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2384 #define  CAN_F8R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2385 #define  CAN_F8R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2386 #define  CAN_F8R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2387 #define  CAN_F8R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2388 #define  CAN_F8R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2389 #define  CAN_F8R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2390
2391 /*******************  Bit definition for CAN_F9R1 register  *******************/
2392 #define  CAN_F9R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2393 #define  CAN_F9R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2394 #define  CAN_F9R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2395 #define  CAN_F9R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2396 #define  CAN_F9R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2397 #define  CAN_F9R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2398 #define  CAN_F9R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2399 #define  CAN_F9R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2400 #define  CAN_F9R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2401 #define  CAN_F9R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2402 #define  CAN_F9R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2403 #define  CAN_F9R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2404 #define  CAN_F9R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2405 #define  CAN_F9R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2406 #define  CAN_F9R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2407 #define  CAN_F9R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2408 #define  CAN_F9R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2409 #define  CAN_F9R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2410 #define  CAN_F9R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2411 #define  CAN_F9R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2412 #define  CAN_F9R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2413 #define  CAN_F9R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2414 #define  CAN_F9R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2415 #define  CAN_F9R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2416 #define  CAN_F9R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2417 #define  CAN_F9R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2418 #define  CAN_F9R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2419 #define  CAN_F9R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2420 #define  CAN_F9R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2421 #define  CAN_F9R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2422 #define  CAN_F9R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2423 #define  CAN_F9R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2424
2425 /*******************  Bit definition for CAN_F10R1 register  ******************/
2426 #define  CAN_F10R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2427 #define  CAN_F10R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2428 #define  CAN_F10R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2429 #define  CAN_F10R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2430 #define  CAN_F10R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2431 #define  CAN_F10R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2432 #define  CAN_F10R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2433 #define  CAN_F10R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2434 #define  CAN_F10R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2435 #define  CAN_F10R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2436 #define  CAN_F10R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2437 #define  CAN_F10R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2438 #define  CAN_F10R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2439 #define  CAN_F10R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2440 #define  CAN_F10R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2441 #define  CAN_F10R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2442 #define  CAN_F10R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2443 #define  CAN_F10R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2444 #define  CAN_F10R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2445 #define  CAN_F10R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2446 #define  CAN_F10R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2447 #define  CAN_F10R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2448 #define  CAN_F10R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2449 #define  CAN_F10R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2450 #define  CAN_F10R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2451 #define  CAN_F10R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2452 #define  CAN_F10R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2453 #define  CAN_F10R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2454 #define  CAN_F10R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2455 #define  CAN_F10R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2456 #define  CAN_F10R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2457 #define  CAN_F10R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2458
2459 /*******************  Bit definition for CAN_F11R1 register  ******************/
2460 #define  CAN_F11R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2461 #define  CAN_F11R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2462 #define  CAN_F11R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2463 #define  CAN_F11R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2464 #define  CAN_F11R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2465 #define  CAN_F11R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2466 #define  CAN_F11R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2467 #define  CAN_F11R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2468 #define  CAN_F11R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2469 #define  CAN_F11R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2470 #define  CAN_F11R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2471 #define  CAN_F11R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2472 #define  CAN_F11R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2473 #define  CAN_F11R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2474 #define  CAN_F11R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2475 #define  CAN_F11R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2476 #define  CAN_F11R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2477 #define  CAN_F11R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2478 #define  CAN_F11R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2479 #define  CAN_F11R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2480 #define  CAN_F11R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2481 #define  CAN_F11R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2482 #define  CAN_F11R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2483 #define  CAN_F11R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2484 #define  CAN_F11R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2485 #define  CAN_F11R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2486 #define  CAN_F11R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2487 #define  CAN_F11R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2488 #define  CAN_F11R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2489 #define  CAN_F11R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2490 #define  CAN_F11R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2491 #define  CAN_F11R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2492
2493 /*******************  Bit definition for CAN_F12R1 register  ******************/
2494 #define  CAN_F12R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2495 #define  CAN_F12R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2496 #define  CAN_F12R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2497 #define  CAN_F12R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2498 #define  CAN_F12R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2499 #define  CAN_F12R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2500 #define  CAN_F12R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2501 #define  CAN_F12R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2502 #define  CAN_F12R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2503 #define  CAN_F12R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2504 #define  CAN_F12R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2505 #define  CAN_F12R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2506 #define  CAN_F12R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2507 #define  CAN_F12R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2508 #define  CAN_F12R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2509 #define  CAN_F12R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2510 #define  CAN_F12R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2511 #define  CAN_F12R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2512 #define  CAN_F12R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2513 #define  CAN_F12R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2514 #define  CAN_F12R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2515 #define  CAN_F12R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2516 #define  CAN_F12R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2517 #define  CAN_F12R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2518 #define  CAN_F12R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2519 #define  CAN_F12R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2520 #define  CAN_F12R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2521 #define  CAN_F12R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2522 #define  CAN_F12R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2523 #define  CAN_F12R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2524 #define  CAN_F12R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2525 #define  CAN_F12R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2526
2527 /*******************  Bit definition for CAN_F13R1 register  ******************/
2528 #define  CAN_F13R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2529 #define  CAN_F13R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2530 #define  CAN_F13R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2531 #define  CAN_F13R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2532 #define  CAN_F13R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2533 #define  CAN_F13R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2534 #define  CAN_F13R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2535 #define  CAN_F13R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2536 #define  CAN_F13R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2537 #define  CAN_F13R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2538 #define  CAN_F13R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2539 #define  CAN_F13R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2540 #define  CAN_F13R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2541 #define  CAN_F13R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2542 #define  CAN_F13R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2543 #define  CAN_F13R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2544 #define  CAN_F13R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2545 #define  CAN_F13R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2546 #define  CAN_F13R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2547 #define  CAN_F13R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2548 #define  CAN_F13R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2549 #define  CAN_F13R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2550 #define  CAN_F13R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2551 #define  CAN_F13R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2552 #define  CAN_F13R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2553 #define  CAN_F13R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2554 #define  CAN_F13R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2555 #define  CAN_F13R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2556 #define  CAN_F13R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2557 #define  CAN_F13R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2558 #define  CAN_F13R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2559 #define  CAN_F13R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2560
2561 /*******************  Bit definition for CAN_F0R2 register  *******************/
2562 #define  CAN_F0R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2563 #define  CAN_F0R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2564 #define  CAN_F0R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2565 #define  CAN_F0R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2566 #define  CAN_F0R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2567 #define  CAN_F0R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2568 #define  CAN_F0R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2569 #define  CAN_F0R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2570 #define  CAN_F0R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2571 #define  CAN_F0R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2572 #define  CAN_F0R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2573 #define  CAN_F0R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2574 #define  CAN_F0R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2575 #define  CAN_F0R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2576 #define  CAN_F0R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2577 #define  CAN_F0R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2578 #define  CAN_F0R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2579 #define  CAN_F0R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2580 #define  CAN_F0R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2581 #define  CAN_F0R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2582 #define  CAN_F0R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2583 #define  CAN_F0R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2584 #define  CAN_F0R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2585 #define  CAN_F0R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2586 #define  CAN_F0R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2587 #define  CAN_F0R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2588 #define  CAN_F0R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2589 #define  CAN_F0R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2590 #define  CAN_F0R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2591 #define  CAN_F0R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2592 #define  CAN_F0R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2593 #define  CAN_F0R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2594
2595 /*******************  Bit definition for CAN_F1R2 register  *******************/
2596 #define  CAN_F1R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2597 #define  CAN_F1R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2598 #define  CAN_F1R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2599 #define  CAN_F1R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2600 #define  CAN_F1R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2601 #define  CAN_F1R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2602 #define  CAN_F1R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2603 #define  CAN_F1R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2604 #define  CAN_F1R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2605 #define  CAN_F1R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2606 #define  CAN_F1R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2607 #define  CAN_F1R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2608 #define  CAN_F1R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2609 #define  CAN_F1R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2610 #define  CAN_F1R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2611 #define  CAN_F1R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2612 #define  CAN_F1R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2613 #define  CAN_F1R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2614 #define  CAN_F1R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2615 #define  CAN_F1R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2616 #define  CAN_F1R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2617 #define  CAN_F1R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2618 #define  CAN_F1R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2619 #define  CAN_F1R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2620 #define  CAN_F1R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2621 #define  CAN_F1R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2622 #define  CAN_F1R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2623 #define  CAN_F1R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2624 #define  CAN_F1R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2625 #define  CAN_F1R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2626 #define  CAN_F1R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2627 #define  CAN_F1R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2628
2629 /*******************  Bit definition for CAN_F2R2 register  *******************/
2630 #define  CAN_F2R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2631 #define  CAN_F2R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2632 #define  CAN_F2R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2633 #define  CAN_F2R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2634 #define  CAN_F2R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2635 #define  CAN_F2R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2636 #define  CAN_F2R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2637 #define  CAN_F2R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2638 #define  CAN_F2R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2639 #define  CAN_F2R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2640 #define  CAN_F2R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2641 #define  CAN_F2R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2642 #define  CAN_F2R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2643 #define  CAN_F2R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2644 #define  CAN_F2R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2645 #define  CAN_F2R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2646 #define  CAN_F2R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2647 #define  CAN_F2R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2648 #define  CAN_F2R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2649 #define  CAN_F2R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2650 #define  CAN_F2R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2651 #define  CAN_F2R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2652 #define  CAN_F2R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2653 #define  CAN_F2R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2654 #define  CAN_F2R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2655 #define  CAN_F2R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2656 #define  CAN_F2R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2657 #define  CAN_F2R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2658 #define  CAN_F2R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2659 #define  CAN_F2R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2660 #define  CAN_F2R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2661 #define  CAN_F2R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2662
2663 /*******************  Bit definition for CAN_F3R2 register  *******************/
2664 #define  CAN_F3R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2665 #define  CAN_F3R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2666 #define  CAN_F3R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2667 #define  CAN_F3R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2668 #define  CAN_F3R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2669 #define  CAN_F3R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2670 #define  CAN_F3R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2671 #define  CAN_F3R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2672 #define  CAN_F3R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2673 #define  CAN_F3R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2674 #define  CAN_F3R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2675 #define  CAN_F3R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2676 #define  CAN_F3R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2677 #define  CAN_F3R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2678 #define  CAN_F3R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2679 #define  CAN_F3R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2680 #define  CAN_F3R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2681 #define  CAN_F3R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2682 #define  CAN_F3R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2683 #define  CAN_F3R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2684 #define  CAN_F3R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2685 #define  CAN_F3R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2686 #define  CAN_F3R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2687 #define  CAN_F3R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2688 #define  CAN_F3R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2689 #define  CAN_F3R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2690 #define  CAN_F3R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2691 #define  CAN_F3R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2692 #define  CAN_F3R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2693 #define  CAN_F3R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2694 #define  CAN_F3R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2695 #define  CAN_F3R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2696
2697 /*******************  Bit definition for CAN_F4R2 register  *******************/
2698 #define  CAN_F4R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2699 #define  CAN_F4R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2700 #define  CAN_F4R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2701 #define  CAN_F4R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2702 #define  CAN_F4R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2703 #define  CAN_F4R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2704 #define  CAN_F4R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2705 #define  CAN_F4R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2706 #define  CAN_F4R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2707 #define  CAN_F4R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2708 #define  CAN_F4R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2709 #define  CAN_F4R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2710 #define  CAN_F4R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2711 #define  CAN_F4R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2712 #define  CAN_F4R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2713 #define  CAN_F4R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2714 #define  CAN_F4R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2715 #define  CAN_F4R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2716 #define  CAN_F4R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2717 #define  CAN_F4R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2718 #define  CAN_F4R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2719 #define  CAN_F4R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2720 #define  CAN_F4R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2721 #define  CAN_F4R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2722 #define  CAN_F4R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2723 #define  CAN_F4R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2724 #define  CAN_F4R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2725 #define  CAN_F4R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2726 #define  CAN_F4R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2727 #define  CAN_F4R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2728 #define  CAN_F4R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2729 #define  CAN_F4R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2730
2731 /*******************  Bit definition for CAN_F5R2 register  *******************/
2732 #define  CAN_F5R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2733 #define  CAN_F5R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2734 #define  CAN_F5R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2735 #define  CAN_F5R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2736 #define  CAN_F5R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2737 #define  CAN_F5R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2738 #define  CAN_F5R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2739 #define  CAN_F5R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2740 #define  CAN_F5R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2741 #define  CAN_F5R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2742 #define  CAN_F5R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2743 #define  CAN_F5R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2744 #define  CAN_F5R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2745 #define  CAN_F5R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2746 #define  CAN_F5R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2747 #define  CAN_F5R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2748 #define  CAN_F5R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2749 #define  CAN_F5R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2750 #define  CAN_F5R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2751 #define  CAN_F5R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2752 #define  CAN_F5R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2753 #define  CAN_F5R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2754 #define  CAN_F5R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2755 #define  CAN_F5R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2756 #define  CAN_F5R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2757 #define  CAN_F5R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2758 #define  CAN_F5R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2759 #define  CAN_F5R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2760 #define  CAN_F5R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2761 #define  CAN_F5R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2762 #define  CAN_F5R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2763 #define  CAN_F5R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2764
2765 /*******************  Bit definition for CAN_F6R2 register  *******************/
2766 #define  CAN_F6R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2767 #define  CAN_F6R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2768 #define  CAN_F6R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2769 #define  CAN_F6R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2770 #define  CAN_F6R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2771 #define  CAN_F6R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2772 #define  CAN_F6R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2773 #define  CAN_F6R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2774 #define  CAN_F6R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2775 #define  CAN_F6R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2776 #define  CAN_F6R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2777 #define  CAN_F6R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2778 #define  CAN_F6R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2779 #define  CAN_F6R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2780 #define  CAN_F6R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2781 #define  CAN_F6R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2782 #define  CAN_F6R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2783 #define  CAN_F6R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2784 #define  CAN_F6R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2785 #define  CAN_F6R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2786 #define  CAN_F6R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2787 #define  CAN_F6R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2788 #define  CAN_F6R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2789 #define  CAN_F6R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2790 #define  CAN_F6R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2791 #define  CAN_F6R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2792 #define  CAN_F6R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2793 #define  CAN_F6R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2794 #define  CAN_F6R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2795 #define  CAN_F6R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2796 #define  CAN_F6R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2797 #define  CAN_F6R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2798
2799 /*******************  Bit definition for CAN_F7R2 register  *******************/
2800 #define  CAN_F7R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2801 #define  CAN_F7R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2802 #define  CAN_F7R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2803 #define  CAN_F7R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2804 #define  CAN_F7R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2805 #define  CAN_F7R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2806 #define  CAN_F7R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2807 #define  CAN_F7R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2808 #define  CAN_F7R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2809 #define  CAN_F7R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2810 #define  CAN_F7R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2811 #define  CAN_F7R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2812 #define  CAN_F7R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2813 #define  CAN_F7R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2814 #define  CAN_F7R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2815 #define  CAN_F7R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2816 #define  CAN_F7R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2817 #define  CAN_F7R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2818 #define  CAN_F7R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2819 #define  CAN_F7R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2820 #define  CAN_F7R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2821 #define  CAN_F7R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2822 #define  CAN_F7R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2823 #define  CAN_F7R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2824 #define  CAN_F7R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2825 #define  CAN_F7R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2826 #define  CAN_F7R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2827 #define  CAN_F7R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2828 #define  CAN_F7R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2829 #define  CAN_F7R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2830 #define  CAN_F7R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2831 #define  CAN_F7R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2832
2833 /*******************  Bit definition for CAN_F8R2 register  *******************/
2834 #define  CAN_F8R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2835 #define  CAN_F8R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2836 #define  CAN_F8R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2837 #define  CAN_F8R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2838 #define  CAN_F8R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2839 #define  CAN_F8R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2840 #define  CAN_F8R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2841 #define  CAN_F8R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2842 #define  CAN_F8R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2843 #define  CAN_F8R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2844 #define  CAN_F8R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2845 #define  CAN_F8R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2846 #define  CAN_F8R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2847 #define  CAN_F8R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2848 #define  CAN_F8R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2849 #define  CAN_F8R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2850 #define  CAN_F8R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2851 #define  CAN_F8R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2852 #define  CAN_F8R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2853 #define  CAN_F8R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2854 #define  CAN_F8R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2855 #define  CAN_F8R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2856 #define  CAN_F8R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2857 #define  CAN_F8R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2858 #define  CAN_F8R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2859 #define  CAN_F8R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2860 #define  CAN_F8R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2861 #define  CAN_F8R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2862 #define  CAN_F8R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2863 #define  CAN_F8R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2864 #define  CAN_F8R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2865 #define  CAN_F8R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2866
2867 /*******************  Bit definition for CAN_F9R2 register  *******************/
2868 #define  CAN_F9R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2869 #define  CAN_F9R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2870 #define  CAN_F9R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2871 #define  CAN_F9R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2872 #define  CAN_F9R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2873 #define  CAN_F9R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2874 #define  CAN_F9R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2875 #define  CAN_F9R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2876 #define  CAN_F9R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2877 #define  CAN_F9R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2878 #define  CAN_F9R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2879 #define  CAN_F9R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2880 #define  CAN_F9R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2881 #define  CAN_F9R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2882 #define  CAN_F9R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2883 #define  CAN_F9R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2884 #define  CAN_F9R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2885 #define  CAN_F9R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2886 #define  CAN_F9R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2887 #define  CAN_F9R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2888 #define  CAN_F9R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2889 #define  CAN_F9R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2890 #define  CAN_F9R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2891 #define  CAN_F9R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2892 #define  CAN_F9R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2893 #define  CAN_F9R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2894 #define  CAN_F9R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2895 #define  CAN_F9R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2896 #define  CAN_F9R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2897 #define  CAN_F9R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2898 #define  CAN_F9R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2899 #define  CAN_F9R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2900
2901 /*******************  Bit definition for CAN_F10R2 register  ******************/
2902 #define  CAN_F10R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2903 #define  CAN_F10R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2904 #define  CAN_F10R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2905 #define  CAN_F10R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2906 #define  CAN_F10R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2907 #define  CAN_F10R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2908 #define  CAN_F10R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2909 #define  CAN_F10R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2910 #define  CAN_F10R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2911 #define  CAN_F10R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2912 #define  CAN_F10R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2913 #define  CAN_F10R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2914 #define  CAN_F10R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2915 #define  CAN_F10R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2916 #define  CAN_F10R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2917 #define  CAN_F10R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2918 #define  CAN_F10R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2919 #define  CAN_F10R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2920 #define  CAN_F10R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2921 #define  CAN_F10R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2922 #define  CAN_F10R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2923 #define  CAN_F10R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2924 #define  CAN_F10R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2925 #define  CAN_F10R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2926 #define  CAN_F10R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2927 #define  CAN_F10R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2928 #define  CAN_F10R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2929 #define  CAN_F10R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2930 #define  CAN_F10R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2931 #define  CAN_F10R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2932 #define  CAN_F10R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2933 #define  CAN_F10R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2934
2935 /*******************  Bit definition for CAN_F11R2 register  ******************/
2936 #define  CAN_F11R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2937 #define  CAN_F11R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2938 #define  CAN_F11R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2939 #define  CAN_F11R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2940 #define  CAN_F11R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2941 #define  CAN_F11R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2942 #define  CAN_F11R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2943 #define  CAN_F11R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2944 #define  CAN_F11R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2945 #define  CAN_F11R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2946 #define  CAN_F11R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2947 #define  CAN_F11R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2948 #define  CAN_F11R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2949 #define  CAN_F11R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2950 #define  CAN_F11R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2951 #define  CAN_F11R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2952 #define  CAN_F11R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2953 #define  CAN_F11R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2954 #define  CAN_F11R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2955 #define  CAN_F11R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2956 #define  CAN_F11R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2957 #define  CAN_F11R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2958 #define  CAN_F11R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2959 #define  CAN_F11R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2960 #define  CAN_F11R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2961 #define  CAN_F11R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2962 #define  CAN_F11R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2963 #define  CAN_F11R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2964 #define  CAN_F11R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2965 #define  CAN_F11R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2966 #define  CAN_F11R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2967 #define  CAN_F11R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2968
2969 /*******************  Bit definition for CAN_F12R2 register  ******************/
2970 #define  CAN_F12R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2971 #define  CAN_F12R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2972 #define  CAN_F12R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2973 #define  CAN_F12R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2974 #define  CAN_F12R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2975 #define  CAN_F12R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2976 #define  CAN_F12R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2977 #define  CAN_F12R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2978 #define  CAN_F12R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2979 #define  CAN_F12R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2980 #define  CAN_F12R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2981 #define  CAN_F12R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2982 #define  CAN_F12R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2983 #define  CAN_F12R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2984 #define  CAN_F12R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2985 #define  CAN_F12R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2986 #define  CAN_F12R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2987 #define  CAN_F12R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2988 #define  CAN_F12R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2989 #define  CAN_F12R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2990 #define  CAN_F12R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2991 #define  CAN_F12R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2992 #define  CAN_F12R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2993 #define  CAN_F12R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2994 #define  CAN_F12R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2995 #define  CAN_F12R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2996 #define  CAN_F12R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2997 #define  CAN_F12R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2998 #define  CAN_F12R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2999 #define  CAN_F12R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
3000 #define  CAN_F12R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
3001 #define  CAN_F12R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
3002
3003 /*******************  Bit definition for CAN_F13R2 register  ******************/
3004 #define  CAN_F13R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
3005 #define  CAN_F13R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
3006 #define  CAN_F13R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
3007 #define  CAN_F13R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
3008 #define  CAN_F13R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
3009 #define  CAN_F13R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
3010 #define  CAN_F13R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
3011 #define  CAN_F13R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
3012 #define  CAN_F13R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
3013 #define  CAN_F13R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
3014 #define  CAN_F13R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
3015 #define  CAN_F13R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
3016 #define  CAN_F13R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
3017 #define  CAN_F13R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
3018 #define  CAN_F13R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
3019 #define  CAN_F13R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
3020 #define  CAN_F13R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
3021 #define  CAN_F13R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
3022 #define  CAN_F13R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
3023 #define  CAN_F13R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
3024 #define  CAN_F13R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
3025 #define  CAN_F13R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
3026 #define  CAN_F13R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
3027 #define  CAN_F13R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
3028 #define  CAN_F13R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
3029 #define  CAN_F13R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
3030 #define  CAN_F13R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
3031 #define  CAN_F13R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
3032 #define  CAN_F13R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
3033 #define  CAN_F13R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
3034 #define  CAN_F13R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
3035 #define  CAN_F13R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
3036
3037 /******************************************************************************/
3038 /*                                                                            */
3039 /*                          CRC calculation unit                              */
3040 /*                                                                            */
3041 /******************************************************************************/
3042 /*******************  Bit definition for CRC_DR register  *********************/
3043 #define  CRC_DR_DR                           ((uint32_t)0xFFFFFFFF) /*!< Data register bits */
3044
3045
3046 /*******************  Bit definition for CRC_IDR register  ********************/
3047 #define  CRC_IDR_IDR                         ((uint32_t)0xFF)        /*!< General-purpose 8-bit data register bits */
3048
3049
3050 /********************  Bit definition for CRC_CR register  ********************/
3051 #define  CRC_CR_RESET                        ((uint32_t)0x01)        /*!< RESET bit */
3052
3053 /******************************************************************************/
3054 /*                                                                            */
3055 /*                            Crypto Processor                                */
3056 /*                                                                            */
3057 /******************************************************************************/
3058 /******************* Bits definition for CRYP_CR register  ********************/
3059 #define CRYP_CR_ALGODIR                      ((uint32_t)0x00000004)
3060
3061 #define CRYP_CR_ALGOMODE                     ((uint32_t)0x00080038)
3062 #define CRYP_CR_ALGOMODE_0                   ((uint32_t)0x00000008)
3063 #define CRYP_CR_ALGOMODE_1                   ((uint32_t)0x00000010)
3064 #define CRYP_CR_ALGOMODE_2                   ((uint32_t)0x00000020)
3065 #define CRYP_CR_ALGOMODE_TDES_ECB            ((uint32_t)0x00000000)
3066 #define CRYP_CR_ALGOMODE_TDES_CBC            ((uint32_t)0x00000008)
3067 #define CRYP_CR_ALGOMODE_DES_ECB             ((uint32_t)0x00000010)
3068 #define CRYP_CR_ALGOMODE_DES_CBC             ((uint32_t)0x00000018)
3069 #define CRYP_CR_ALGOMODE_AES_ECB             ((uint32_t)0x00000020)
3070 #define CRYP_CR_ALGOMODE_AES_CBC             ((uint32_t)0x00000028)
3071 #define CRYP_CR_ALGOMODE_AES_CTR             ((uint32_t)0x00000030)
3072 #define CRYP_CR_ALGOMODE_AES_KEY             ((uint32_t)0x00000038)
3073
3074 #define CRYP_CR_DATATYPE                     ((uint32_t)0x000000C0)
3075 #define CRYP_CR_DATATYPE_0                   ((uint32_t)0x00000040)
3076 #define CRYP_CR_DATATYPE_1                   ((uint32_t)0x00000080)
3077 #define CRYP_CR_KEYSIZE                      ((uint32_t)0x00000300)
3078 #define CRYP_CR_KEYSIZE_0                    ((uint32_t)0x00000100)
3079 #define CRYP_CR_KEYSIZE_1                    ((uint32_t)0x00000200)
3080 #define CRYP_CR_FFLUSH                       ((uint32_t)0x00004000)
3081 #define CRYP_CR_CRYPEN                       ((uint32_t)0x00008000)
3082
3083 #define CRYP_CR_GCM_CCMPH                    ((uint32_t)0x00030000)
3084 #define CRYP_CR_GCM_CCMPH_0                  ((uint32_t)0x00010000)
3085 #define CRYP_CR_GCM_CCMPH_1                  ((uint32_t)0x00020000)
3086 #define CRYP_CR_ALGOMODE_3                   ((uint32_t)0x00080000)
3087
3088 /****************** Bits definition for CRYP_SR register  *********************/
3089 #define CRYP_SR_IFEM                         ((uint32_t)0x00000001)
3090 #define CRYP_SR_IFNF                         ((uint32_t)0x00000002)
3091 #define CRYP_SR_OFNE                         ((uint32_t)0x00000004)
3092 #define CRYP_SR_OFFU                         ((uint32_t)0x00000008)
3093 #define CRYP_SR_BUSY                         ((uint32_t)0x00000010)
3094 /****************** Bits definition for CRYP_DMACR register  ******************/
3095 #define CRYP_DMACR_DIEN                      ((uint32_t)0x00000001)
3096 #define CRYP_DMACR_DOEN                      ((uint32_t)0x00000002)
3097 /*****************  Bits definition for CRYP_IMSCR register  ******************/
3098 #define CRYP_IMSCR_INIM                      ((uint32_t)0x00000001)
3099 #define CRYP_IMSCR_OUTIM                     ((uint32_t)0x00000002)
3100 /****************** Bits definition for CRYP_RISR register  *******************/
3101 #define CRYP_RISR_OUTRIS                     ((uint32_t)0x00000001)
3102 #define CRYP_RISR_INRIS                      ((uint32_t)0x00000002)
3103 /****************** Bits definition for CRYP_MISR register  *******************/
3104 #define CRYP_MISR_INMIS                      ((uint32_t)0x00000001)
3105 #define CRYP_MISR_OUTMIS                     ((uint32_t)0x00000002)
3106
3107 /******************************************************************************/
3108 /*                                                                            */
3109 /*                      Digital to Analog Converter                           */
3110 /*                                                                            */
3111 /******************************************************************************/
3112 /********************  Bit definition for DAC_CR register  ********************/
3113 #define  DAC_CR_EN1                          ((uint32_t)0x00000001)        /*!<DAC channel1 enable */
3114 #define  DAC_CR_BOFF1                        ((uint32_t)0x00000002)        /*!<DAC channel1 output buffer disable */
3115 #define  DAC_CR_TEN1                         ((uint32_t)0x00000004)        /*!<DAC channel1 Trigger enable */
3116
3117 #define  DAC_CR_TSEL1                        ((uint32_t)0x00000038)        /*!<TSEL1[2:0] (DAC channel1 Trigger selection) */
3118 #define  DAC_CR_TSEL1_0                      ((uint32_t)0x00000008)        /*!<Bit 0 */
3119 #define  DAC_CR_TSEL1_1                      ((uint32_t)0x00000010)        /*!<Bit 1 */
3120 #define  DAC_CR_TSEL1_2                      ((uint32_t)0x00000020)        /*!<Bit 2 */
3121
3122 #define  DAC_CR_WAVE1                        ((uint32_t)0x000000C0)        /*!<WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
3123 #define  DAC_CR_WAVE1_0                      ((uint32_t)0x00000040)        /*!<Bit 0 */
3124 #define  DAC_CR_WAVE1_1                      ((uint32_t)0x00000080)        /*!<Bit 1 */
3125
3126 #define  DAC_CR_MAMP1                        ((uint32_t)0x00000F00)        /*!<MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
3127 #define  DAC_CR_MAMP1_0                      ((uint32_t)0x00000100)        /*!<Bit 0 */
3128 #define  DAC_CR_MAMP1_1                      ((uint32_t)0x00000200)        /*!<Bit 1 */
3129 #define  DAC_CR_MAMP1_2                      ((uint32_t)0x00000400)        /*!<Bit 2 */
3130 #define  DAC_CR_MAMP1_3                      ((uint32_t)0x00000800)        /*!<Bit 3 */
3131
3132 #define  DAC_CR_DMAEN1                       ((uint32_t)0x00001000)        /*!<DAC channel1 DMA enable */
3133 #define  DAC_CR_EN2                          ((uint32_t)0x00010000)        /*!<DAC channel2 enable */
3134 #define  DAC_CR_BOFF2                        ((uint32_t)0x00020000)        /*!<DAC channel2 output buffer disable */
3135 #define  DAC_CR_TEN2                         ((uint32_t)0x00040000)        /*!<DAC channel2 Trigger enable */
3136
3137 #define  DAC_CR_TSEL2                        ((uint32_t)0x00380000)        /*!<TSEL2[2:0] (DAC channel2 Trigger selection) */
3138 #define  DAC_CR_TSEL2_0                      ((uint32_t)0x00080000)        /*!<Bit 0 */
3139 #define  DAC_CR_TSEL2_1                      ((uint32_t)0x00100000)        /*!<Bit 1 */
3140 #define  DAC_CR_TSEL2_2                      ((uint32_t)0x00200000)        /*!<Bit 2 */
3141
3142 #define  DAC_CR_WAVE2                        ((uint32_t)0x00C00000)        /*!<WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
3143 #define  DAC_CR_WAVE2_0                      ((uint32_t)0x00400000)        /*!<Bit 0 */
3144 #define  DAC_CR_WAVE2_1                      ((uint32_t)0x00800000)        /*!<Bit 1 */
3145
3146 #define  DAC_CR_MAMP2                        ((uint32_t)0x0F000000)        /*!<MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
3147 #define  DAC_CR_MAMP2_0                      ((uint32_t)0x01000000)        /*!<Bit 0 */
3148 #define  DAC_CR_MAMP2_1                      ((uint32_t)0x02000000)        /*!<Bit 1 */
3149 #define  DAC_CR_MAMP2_2                      ((uint32_t)0x04000000)        /*!<Bit 2 */
3150 #define  DAC_CR_MAMP2_3                      ((uint32_t)0x08000000)        /*!<Bit 3 */
3151
3152 #define  DAC_CR_DMAEN2                       ((uint32_t)0x10000000)        /*!<DAC channel2 DMA enabled */
3153
3154 /*****************  Bit definition for DAC_SWTRIGR register  ******************/
3155 #define  DAC_SWTRIGR_SWTRIG1                 ((uint32_t)0x01)               /*!<DAC channel1 software trigger */
3156 #define  DAC_SWTRIGR_SWTRIG2                 ((uint32_t)0x02)               /*!<DAC channel2 software trigger */
3157
3158 /*****************  Bit definition for DAC_DHR12R1 register  ******************/
3159 #define  DAC_DHR12R1_DACC1DHR                ((uint32_t)0x0FFF)            /*!<DAC channel1 12-bit Right aligned data */
3160
3161 /*****************  Bit definition for DAC_DHR12L1 register  ******************/
3162 #define  DAC_DHR12L1_DACC1DHR                ((uint32_t)0xFFF0)            /*!<DAC channel1 12-bit Left aligned data */
3163
3164 /******************  Bit definition for DAC_DHR8R1 register  ******************/
3165 #define  DAC_DHR8R1_DACC1DHR                 ((uint32_t)0xFF)               /*!<DAC channel1 8-bit Right aligned data */
3166
3167 /*****************  Bit definition for DAC_DHR12R2 register  ******************/
3168 #define  DAC_DHR12R2_DACC2DHR                ((uint32_t)0x0FFF)            /*!<DAC channel2 12-bit Right aligned data */
3169
3170 /*****************  Bit definition for DAC_DHR12L2 register  ******************/
3171 #define  DAC_DHR12L2_DACC2DHR                ((uint32_t)0xFFF0)            /*!<DAC channel2 12-bit Left aligned data */
3172
3173 /******************  Bit definition for DAC_DHR8R2 register  ******************/
3174 #define  DAC_DHR8R2_DACC2DHR                 ((uint32_t)0xFF)               /*!<DAC channel2 8-bit Right aligned data */
3175
3176 /*****************  Bit definition for DAC_DHR12RD register  ******************/
3177 #define  DAC_DHR12RD_DACC1DHR                ((uint32_t)0x00000FFF)        /*!<DAC channel1 12-bit Right aligned data */
3178 #define  DAC_DHR12RD_DACC2DHR                ((uint32_t)0x0FFF0000)        /*!<DAC channel2 12-bit Right aligned data */
3179
3180 /*****************  Bit definition for DAC_DHR12LD register  ******************/
3181 #define  DAC_DHR12LD_DACC1DHR                ((uint32_t)0x0000FFF0)        /*!<DAC channel1 12-bit Left aligned data */
3182 #define  DAC_DHR12LD_DACC2DHR                ((uint32_t)0xFFF00000)        /*!<DAC channel2 12-bit Left aligned data */
3183
3184 /******************  Bit definition for DAC_DHR8RD register  ******************/
3185 #define  DAC_DHR8RD_DACC1DHR                 ((uint32_t)0x00FF)            /*!<DAC channel1 8-bit Right aligned data */
3186 #define  DAC_DHR8RD_DACC2DHR                 ((uint32_t)0xFF00)            /*!<DAC channel2 8-bit Right aligned data */
3187
3188 /*******************  Bit definition for DAC_DOR1 register  *******************/
3189 #define  DAC_DOR1_DACC1DOR                   ((uint32_t)0x0FFF)            /*!<DAC channel1 data output */
3190
3191 /*******************  Bit definition for DAC_DOR2 register  *******************/
3192 #define  DAC_DOR2_DACC2DOR                   ((uint32_t)0x0FFF)            /*!<DAC channel2 data output */
3193
3194 /********************  Bit definition for DAC_SR register  ********************/
3195 #define  DAC_SR_DMAUDR1                      ((uint32_t)0x00002000)        /*!<DAC channel1 DMA underrun flag */
3196 #define  DAC_SR_DMAUDR2                      ((uint32_t)0x20000000)        /*!<DAC channel2 DMA underrun flag */
3197
3198 /******************************************************************************/
3199 /*                                                                            */
3200 /*                                 Debug MCU                                  */
3201 /*                                                                            */
3202 /******************************************************************************/
3203
3204 /******************************************************************************/
3205 /*                                                                            */
3206 /*                                    DCMI                                    */
3207 /*                                                                            */
3208 /******************************************************************************/
3209 /********************  Bits definition for DCMI_CR register  ******************/
3210 #define DCMI_CR_CAPTURE                      ((uint32_t)0x00000001)
3211 #define DCMI_CR_CM                           ((uint32_t)0x00000002)
3212 #define DCMI_CR_CROP                         ((uint32_t)0x00000004)
3213 #define DCMI_CR_JPEG                         ((uint32_t)0x00000008)
3214 #define DCMI_CR_ESS                          ((uint32_t)0x00000010)
3215 #define DCMI_CR_PCKPOL                       ((uint32_t)0x00000020)
3216 #define DCMI_CR_HSPOL                        ((uint32_t)0x00000040)
3217 #define DCMI_CR_VSPOL                        ((uint32_t)0x00000080)
3218 #define DCMI_CR_FCRC_0                       ((uint32_t)0x00000100)
3219 #define DCMI_CR_FCRC_1                       ((uint32_t)0x00000200)
3220 #define DCMI_CR_EDM_0                        ((uint32_t)0x00000400)
3221 #define DCMI_CR_EDM_1                        ((uint32_t)0x00000800)
3222 #define DCMI_CR_CRE                          ((uint32_t)0x00001000)
3223 #define DCMI_CR_ENABLE                       ((uint32_t)0x00004000)
3224
3225 /********************  Bits definition for DCMI_SR register  ******************/
3226 #define DCMI_SR_HSYNC                        ((uint32_t)0x00000001)
3227 #define DCMI_SR_VSYNC                        ((uint32_t)0x00000002)
3228 #define DCMI_SR_FNE                          ((uint32_t)0x00000004)
3229
3230 /********************  Bits definition for DCMI_RISR register  ****************/
3231 #define DCMI_RISR_FRAME_RIS                  ((uint32_t)0x00000001)
3232 #define DCMI_RISR_OVF_RIS                    ((uint32_t)0x00000002)
3233 #define DCMI_RISR_ERR_RIS                    ((uint32_t)0x00000004)
3234 #define DCMI_RISR_VSYNC_RIS                  ((uint32_t)0x00000008)
3235 #define DCMI_RISR_LINE_RIS                   ((uint32_t)0x00000010)
3236
3237 /********************  Bits definition for DCMI_IER register  *****************/
3238 #define DCMI_IER_FRAME_IE                    ((uint32_t)0x00000001)
3239 #define DCMI_IER_OVF_IE                      ((uint32_t)0x00000002)
3240 #define DCMI_IER_ERR_IE                      ((uint32_t)0x00000004)
3241 #define DCMI_IER_VSYNC_IE                    ((uint32_t)0x00000008)
3242 #define DCMI_IER_LINE_IE                     ((uint32_t)0x00000010)
3243
3244 /********************  Bits definition for DCMI_MISR register  ****************/
3245 #define DCMI_MISR_FRAME_MIS                  ((uint32_t)0x00000001)
3246 #define DCMI_MISR_OVF_MIS                    ((uint32_t)0x00000002)
3247 #define DCMI_MISR_ERR_MIS                    ((uint32_t)0x00000004)
3248 #define DCMI_MISR_VSYNC_MIS                  ((uint32_t)0x00000008)
3249 #define DCMI_MISR_LINE_MIS                   ((uint32_t)0x00000010)
3250
3251 /********************  Bits definition for DCMI_ICR register  *****************/
3252 #define DCMI_ICR_FRAME_ISC                   ((uint32_t)0x00000001)
3253 #define DCMI_ICR_OVF_ISC                     ((uint32_t)0x00000002)
3254 #define DCMI_ICR_ERR_ISC                     ((uint32_t)0x00000004)
3255 #define DCMI_ICR_VSYNC_ISC                   ((uint32_t)0x00000008)
3256 #define DCMI_ICR_LINE_ISC                    ((uint32_t)0x00000010)
3257
3258 /******************************************************************************/
3259 /*                                                                            */
3260 /*                             DMA Controller                                 */
3261 /*                                                                            */
3262 /******************************************************************************/
3263 /********************  Bits definition for DMA_SxCR register  *****************/
3264 #define DMA_SxCR_CHSEL                       ((uint32_t)0x0E000000)
3265 #define DMA_SxCR_CHSEL_0                     ((uint32_t)0x02000000)
3266 #define DMA_SxCR_CHSEL_1                     ((uint32_t)0x04000000)
3267 #define DMA_SxCR_CHSEL_2                     ((uint32_t)0x08000000)
3268 #define DMA_SxCR_MBURST                      ((uint32_t)0x01800000)
3269 #define DMA_SxCR_MBURST_0                    ((uint32_t)0x00800000)
3270 #define DMA_SxCR_MBURST_1                    ((uint32_t)0x01000000)
3271 #define DMA_SxCR_PBURST                      ((uint32_t)0x00600000)
3272 #define DMA_SxCR_PBURST_0                    ((uint32_t)0x00200000)
3273 #define DMA_SxCR_PBURST_1                    ((uint32_t)0x00400000)
3274 #define DMA_SxCR_ACK                         ((uint32_t)0x00100000)
3275 #define DMA_SxCR_CT                          ((uint32_t)0x00080000)
3276 #define DMA_SxCR_DBM                         ((uint32_t)0x00040000)
3277 #define DMA_SxCR_PL                          ((uint32_t)0x00030000)
3278 #define DMA_SxCR_PL_0                        ((uint32_t)0x00010000)
3279 #define DMA_SxCR_PL_1                        ((uint32_t)0x00020000)
3280 #define DMA_SxCR_PINCOS                      ((uint32_t)0x00008000)
3281 #define DMA_SxCR_MSIZE                       ((uint32_t)0x00006000)
3282 #define DMA_SxCR_MSIZE_0                     ((uint32_t)0x00002000)
3283 #define DMA_SxCR_MSIZE_1                     ((uint32_t)0x00004000)
3284 #define DMA_SxCR_PSIZE                       ((uint32_t)0x00001800)
3285 #define DMA_SxCR_PSIZE_0                     ((uint32_t)0x00000800)
3286 #define DMA_SxCR_PSIZE_1                     ((uint32_t)0x00001000)
3287 #define DMA_SxCR_MINC                        ((uint32_t)0x00000400)
3288 #define DMA_SxCR_PINC                        ((uint32_t)0x00000200)
3289 #define DMA_SxCR_CIRC                        ((uint32_t)0x00000100)
3290 #define DMA_SxCR_DIR                         ((uint32_t)0x000000C0)
3291 #define DMA_SxCR_DIR_0                       ((uint32_t)0x00000040)
3292 #define DMA_SxCR_DIR_1                       ((uint32_t)0x00000080)
3293 #define DMA_SxCR_PFCTRL                      ((uint32_t)0x00000020)
3294 #define DMA_SxCR_TCIE                        ((uint32_t)0x00000010)
3295 #define DMA_SxCR_HTIE                        ((uint32_t)0x00000008)
3296 #define DMA_SxCR_TEIE                        ((uint32_t)0x00000004)
3297 #define DMA_SxCR_DMEIE                       ((uint32_t)0x00000002)
3298 #define DMA_SxCR_EN                          ((uint32_t)0x00000001)
3299
3300 /********************  Bits definition for DMA_SxCNDTR register  **************/
3301 #define DMA_SxNDT                            ((uint32_t)0x0000FFFF)
3302 #define DMA_SxNDT_0                          ((uint32_t)0x00000001)
3303 #define DMA_SxNDT_1                          ((uint32_t)0x00000002)
3304 #define DMA_SxNDT_2                          ((uint32_t)0x00000004)
3305 #define DMA_SxNDT_3                          ((uint32_t)0x00000008)
3306 #define DMA_SxNDT_4                          ((uint32_t)0x00000010)
3307 #define DMA_SxNDT_5                          ((uint32_t)0x00000020)
3308 #define DMA_SxNDT_6                          ((uint32_t)0x00000040)
3309 #define DMA_SxNDT_7                          ((uint32_t)0x00000080)
3310 #define DMA_SxNDT_8                          ((uint32_t)0x00000100)
3311 #define DMA_SxNDT_9                          ((uint32_t)0x00000200)
3312 #define DMA_SxNDT_10                         ((uint32_t)0x00000400)
3313 #define DMA_SxNDT_11                         ((uint32_t)0x00000800)
3314 #define DMA_SxNDT_12                         ((uint32_t)0x00001000)
3315 #define DMA_SxNDT_13                         ((uint32_t)0x00002000)
3316 #define DMA_SxNDT_14                         ((uint32_t)0x00004000)
3317 #define DMA_SxNDT_15                         ((uint32_t)0x00008000)
3318
3319 /********************  Bits definition for DMA_SxFCR register  ****************/
3320 #define DMA_SxFCR_FEIE                       ((uint32_t)0x00000080)
3321 #define DMA_SxFCR_FS                         ((uint32_t)0x00000038)
3322 #define DMA_SxFCR_FS_0                       ((uint32_t)0x00000008)
3323 #define DMA_SxFCR_FS_1                       ((uint32_t)0x00000010)
3324 #define DMA_SxFCR_FS_2                       ((uint32_t)0x00000020)
3325 #define DMA_SxFCR_DMDIS                      ((uint32_t)0x00000004)
3326 #define DMA_SxFCR_FTH                        ((uint32_t)0x00000003)
3327 #define DMA_SxFCR_FTH_0                      ((uint32_t)0x00000001)
3328 #define DMA_SxFCR_FTH_1                      ((uint32_t)0x00000002)
3329
3330 /********************  Bits definition for DMA_LISR register  *****************/
3331 #define DMA_LISR_TCIF3                       ((uint32_t)0x08000000)
3332 #define DMA_LISR_HTIF3                       ((uint32_t)0x04000000)
3333 #define DMA_LISR_TEIF3                       ((uint32_t)0x02000000)
3334 #define DMA_LISR_DMEIF3                      ((uint32_t)0x01000000)
3335 #define DMA_LISR_FEIF3                       ((uint32_t)0x00400000)
3336 #define DMA_LISR_TCIF2                       ((uint32_t)0x00200000)
3337 #define DMA_LISR_HTIF2                       ((uint32_t)0x00100000)
3338 #define DMA_LISR_TEIF2                       ((uint32_t)0x00080000)
3339 #define DMA_LISR_DMEIF2                      ((uint32_t)0x00040000)
3340 #define DMA_LISR_FEIF2                       ((uint32_t)0x00010000)
3341 #define DMA_LISR_TCIF1                       ((uint32_t)0x00000800)
3342 #define DMA_LISR_HTIF1                       ((uint32_t)0x00000400)
3343 #define DMA_LISR_TEIF1                       ((uint32_t)0x00000200)
3344 #define DMA_LISR_DMEIF1                      ((uint32_t)0x00000100)
3345 #define DMA_LISR_FEIF1                       ((uint32_t)0x00000040)
3346 #define DMA_LISR_TCIF0                       ((uint32_t)0x00000020)
3347 #define DMA_LISR_HTIF0                       ((uint32_t)0x00000010)
3348 #define DMA_LISR_TEIF0                       ((uint32_t)0x00000008)
3349 #define DMA_LISR_DMEIF0                      ((uint32_t)0x00000004)
3350 #define DMA_LISR_FEIF0                       ((uint32_t)0x00000001)
3351
3352 /********************  Bits definition for DMA_HISR register  *****************/
3353 #define DMA_HISR_TCIF7                       ((uint32_t)0x08000000)
3354 #define DMA_HISR_HTIF7                       ((uint32_t)0x04000000)
3355 #define DMA_HISR_TEIF7                       ((uint32_t)0x02000000)
3356 #define DMA_HISR_DMEIF7                      ((uint32_t)0x01000000)
3357 #define DMA_HISR_FEIF7                       ((uint32_t)0x00400000)
3358 #define DMA_HISR_TCIF6                       ((uint32_t)0x00200000)
3359 #define DMA_HISR_HTIF6                       ((uint32_t)0x00100000)
3360 #define DMA_HISR_TEIF6                       ((uint32_t)0x00080000)
3361 #define DMA_HISR_DMEIF6                      ((uint32_t)0x00040000)
3362 #define DMA_HISR_FEIF6                       ((uint32_t)0x00010000)
3363 #define DMA_HISR_TCIF5                       ((uint32_t)0x00000800)
3364 #define DMA_HISR_HTIF5                       ((uint32_t)0x00000400)
3365 #define DMA_HISR_TEIF5                       ((uint32_t)0x00000200)
3366 #define DMA_HISR_DMEIF5                      ((uint32_t)0x00000100)
3367 #define DMA_HISR_FEIF5                       ((uint32_t)0x00000040)
3368 #define DMA_HISR_TCIF4                       ((uint32_t)0x00000020)
3369 #define DMA_HISR_HTIF4                       ((uint32_t)0x00000010)
3370 #define DMA_HISR_TEIF4                       ((uint32_t)0x00000008)
3371 #define DMA_HISR_DMEIF4                      ((uint32_t)0x00000004)
3372 #define DMA_HISR_FEIF4                       ((uint32_t)0x00000001)
3373
3374 /********************  Bits definition for DMA_LIFCR register  ****************/
3375 #define DMA_LIFCR_CTCIF3                     ((uint32_t)0x08000000)
3376 #define DMA_LIFCR_CHTIF3                     ((uint32_t)0x04000000)
3377 #define DMA_LIFCR_CTEIF3                     ((uint32_t)0x02000000)
3378 #define DMA_LIFCR_CDMEIF3                    ((uint32_t)0x01000000)
3379 #define DMA_LIFCR_CFEIF3                     ((uint32_t)0x00400000)
3380 #define DMA_LIFCR_CTCIF2                     ((uint32_t)0x00200000)
3381 #define DMA_LIFCR_CHTIF2                     ((uint32_t)0x00100000)
3382 #define DMA_LIFCR_CTEIF2                     ((uint32_t)0x00080000)
3383 #define DMA_LIFCR_CDMEIF2                    ((uint32_t)0x00040000)
3384 #define DMA_LIFCR_CFEIF2                     ((uint32_t)0x00010000)
3385 #define DMA_LIFCR_CTCIF1                     ((uint32_t)0x00000800)
3386 #define DMA_LIFCR_CHTIF1                     ((uint32_t)0x00000400)
3387 #define DMA_LIFCR_CTEIF1                     ((uint32_t)0x00000200)
3388 #define DMA_LIFCR_CDMEIF1                    ((uint32_t)0x00000100)
3389 #define DMA_LIFCR_CFEIF1                     ((uint32_t)0x00000040)
3390 #define DMA_LIFCR_CTCIF0                     ((uint32_t)0x00000020)
3391 #define DMA_LIFCR_CHTIF0                     ((uint32_t)0x00000010)
3392 #define DMA_LIFCR_CTEIF0                     ((uint32_t)0x00000008)
3393 #define DMA_LIFCR_CDMEIF0                    ((uint32_t)0x00000004)
3394 #define DMA_LIFCR_CFEIF0                     ((uint32_t)0x00000001)
3395
3396 /********************  Bits definition for DMA_HIFCR  register  ****************/
3397 #define DMA_HIFCR_CTCIF7                     ((uint32_t)0x08000000)
3398 #define DMA_HIFCR_CHTIF7                     ((uint32_t)0x04000000)
3399 #define DMA_HIFCR_CTEIF7                     ((uint32_t)0x02000000)
3400 #define DMA_HIFCR_CDMEIF7                    ((uint32_t)0x01000000)
3401 #define DMA_HIFCR_CFEIF7                     ((uint32_t)0x00400000)
3402 #define DMA_HIFCR_CTCIF6                     ((uint32_t)0x00200000)
3403 #define DMA_HIFCR_CHTIF6                     ((uint32_t)0x00100000)
3404 #define DMA_HIFCR_CTEIF6                     ((uint32_t)0x00080000)
3405 #define DMA_HIFCR_CDMEIF6                    ((uint32_t)0x00040000)
3406 #define DMA_HIFCR_CFEIF6                     ((uint32_t)0x00010000)
3407 #define DMA_HIFCR_CTCIF5                     ((uint32_t)0x00000800)
3408 #define DMA_HIFCR_CHTIF5                     ((uint32_t)0x00000400)
3409 #define DMA_HIFCR_CTEIF5                     ((uint32_t)0x00000200)
3410 #define DMA_HIFCR_CDMEIF5                    ((uint32_t)0x00000100)
3411 #define DMA_HIFCR_CFEIF5                     ((uint32_t)0x00000040)
3412 #define DMA_HIFCR_CTCIF4                     ((uint32_t)0x00000020)
3413 #define DMA_HIFCR_CHTIF4                     ((uint32_t)0x00000010)
3414 #define DMA_HIFCR_CTEIF4                     ((uint32_t)0x00000008)
3415 #define DMA_HIFCR_CDMEIF4                    ((uint32_t)0x00000004)
3416 #define DMA_HIFCR_CFEIF4                     ((uint32_t)0x00000001)
3417
3418
3419 /******************************************************************************/
3420 /*                                                                            */
3421 /*                         AHB Master DMA2D Controller (DMA2D)                */
3422 /*                                                                            */
3423 /******************************************************************************/
3424
3425 /********************  Bit definition for DMA2D_CR register  ******************/
3426
3427 #define DMA2D_CR_START                     ((uint32_t)0x00000001)               /*!< Start transfer */
3428 #define DMA2D_CR_SUSP                      ((uint32_t)0x00000002)               /*!< Suspend transfer */
3429 #define DMA2D_CR_ABORT                     ((uint32_t)0x00000004)               /*!< Abort transfer */
3430 #define DMA2D_CR_TEIE                      ((uint32_t)0x00000100)               /*!< Transfer Error Interrupt Enable */
3431 #define DMA2D_CR_TCIE                      ((uint32_t)0x00000200)               /*!< Transfer Complete Interrupt Enable */
3432 #define DMA2D_CR_TWIE                      ((uint32_t)0x00000400)               /*!< Transfer Watermark Interrupt Enable */
3433 #define DMA2D_CR_CAEIE                     ((uint32_t)0x00000800)               /*!< CLUT Access Error Interrupt Enable */
3434 #define DMA2D_CR_CTCIE                     ((uint32_t)0x00001000)               /*!< CLUT Transfer Complete Interrupt Enable */
3435 #define DMA2D_CR_CEIE                      ((uint32_t)0x00002000)               /*!< Configuration Error Interrupt Enable */
3436 #define DMA2D_CR_MODE                      ((uint32_t)0x00030000)               /*!< DMA2D Mode */
3437
3438 /********************  Bit definition for DMA2D_ISR register  *****************/
3439
3440 #define DMA2D_ISR_TEIF                     ((uint32_t)0x00000001)               /*!< Transfer Error Interrupt Flag */
3441 #define DMA2D_ISR_TCIF                     ((uint32_t)0x00000002)               /*!< Transfer Complete Interrupt Flag */
3442 #define DMA2D_ISR_TWIF                     ((uint32_t)0x00000004)               /*!< Transfer Watermark Interrupt Flag */
3443 #define DMA2D_ISR_CAEIF                    ((uint32_t)0x00000008)               /*!< CLUT Access Error Interrupt Flag */
3444 #define DMA2D_ISR_CTCIF                    ((uint32_t)0x00000010)               /*!< CLUT Transfer Complete Interrupt Flag */
3445 #define DMA2D_ISR_CEIF                     ((uint32_t)0x00000020)               /*!< Configuration Error Interrupt Flag */
3446
3447 /********************  Bit definition for DMA2D_IFSR register  ****************/
3448
3449 #define DMA2D_IFSR_CTEIF                   ((uint32_t)0x00000001)               /*!< Clears Transfer Error Interrupt Flag */
3450 #define DMA2D_IFSR_CTCIF                   ((uint32_t)0x00000002)               /*!< Clears Transfer Complete Interrupt Flag */
3451 #define DMA2D_IFSR_CTWIF                   ((uint32_t)0x00000004)               /*!< Clears Transfer Watermark Interrupt Flag */
3452 #define DMA2D_IFSR_CCAEIF                  ((uint32_t)0x00000008)               /*!< Clears CLUT Access Error Interrupt Flag */
3453 #define DMA2D_IFSR_CCTCIF                  ((uint32_t)0x00000010)               /*!< Clears CLUT Transfer Complete Interrupt Flag */
3454 #define DMA2D_IFSR_CCEIF                   ((uint32_t)0x00000020)               /*!< Clears Configuration Error Interrupt Flag */
3455
3456 /********************  Bit definition for DMA2D_FGMAR register  ***************/
3457
3458 #define DMA2D_FGMAR_MA                     ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */
3459
3460 /********************  Bit definition for DMA2D_FGOR register  ****************/
3461
3462 #define DMA2D_FGOR_LO                      ((uint32_t)0x00003FFF)               /*!< Line Offset */
3463
3464 /********************  Bit definition for DMA2D_BGMAR register  ***************/
3465
3466 #define DMA2D_BGMAR_MA                     ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */
3467
3468 /********************  Bit definition for DMA2D_BGOR register  ****************/
3469
3470 #define DMA2D_BGOR_LO                      ((uint32_t)0x00003FFF)               /*!< Line Offset */
3471
3472 /********************  Bit definition for DMA2D_FGPFCCR register  *************/
3473
3474 #define DMA2D_FGPFCCR_CM                   ((uint32_t)0x0000000F)               /*!< Color mode */
3475 #define DMA2D_FGPFCCR_CCM                  ((uint32_t)0x00000010)               /*!< CLUT Color mode */
3476 #define DMA2D_FGPFCCR_START                ((uint32_t)0x00000020)               /*!< Start */
3477 #define DMA2D_FGPFCCR_CS                   ((uint32_t)0x0000FF00)               /*!< CLUT size */
3478 #define DMA2D_FGPFCCR_AM                   ((uint32_t)0x00030000)               /*!< Alpha mode */
3479 #define DMA2D_FGPFCCR_ALPHA                ((uint32_t)0xFF000000)               /*!< Alpha value */
3480
3481 /********************  Bit definition for DMA2D_FGCOLR register  **************/
3482
3483 #define DMA2D_FGCOLR_BLUE                  ((uint32_t)0x000000FF)               /*!< Blue Value */
3484 #define DMA2D_FGCOLR_GREEN                 ((uint32_t)0x0000FF00)               /*!< Green Value */
3485 #define DMA2D_FGCOLR_RED                   ((uint32_t)0x00FF0000)               /*!< Red Value */
3486
3487 /********************  Bit definition for DMA2D_BGPFCCR register  *************/
3488
3489 #define DMA2D_BGPFCCR_CM                   ((uint32_t)0x0000000F)               /*!< Color mode */
3490 #define DMA2D_BGPFCCR_CCM                  ((uint32_t)0x00000010)               /*!< CLUT Color mode */
3491 #define DMA2D_BGPFCCR_START                ((uint32_t)0x00000020)               /*!< Start */
3492 #define DMA2D_BGPFCCR_CS                   ((uint32_t)0x0000FF00)               /*!< CLUT size */
3493 #define DMA2D_BGPFCCR_AM                   ((uint32_t)0x00030000)               /*!< Alpha Mode */
3494 #define DMA2D_BGPFCCR_ALPHA                ((uint32_t)0xFF000000)               /*!< Alpha value */
3495
3496 /********************  Bit definition for DMA2D_BGCOLR register  **************/
3497
3498 #define DMA2D_BGCOLR_BLUE                  ((uint32_t)0x000000FF)               /*!< Blue Value */
3499 #define DMA2D_BGCOLR_GREEN                 ((uint32_t)0x0000FF00)               /*!< Green Value */
3500 #define DMA2D_BGCOLR_RED                   ((uint32_t)0x00FF0000)               /*!< Red Value */
3501
3502 /********************  Bit definition for DMA2D_FGCMAR register  **************/
3503
3504 #define DMA2D_FGCMAR_MA                    ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */
3505
3506 /********************  Bit definition for DMA2D_BGCMAR register  **************/
3507
3508 #define DMA2D_BGCMAR_MA                    ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */
3509
3510 /********************  Bit definition for DMA2D_OPFCCR register  **************/
3511
3512 #define DMA2D_OPFCCR_CM                    ((uint32_t)0x00000007)               /*!< Color mode */
3513
3514 /********************  Bit definition for DMA2D_OCOLR register  ***************/
3515
3516 /*!<Mode_ARGB8888/RGB888 */
3517
3518 #define DMA2D_OCOLR_BLUE_1                 ((uint32_t)0x000000FF)               /*!< BLUE Value */
3519 #define DMA2D_OCOLR_GREEN_1                ((uint32_t)0x0000FF00)               /*!< GREEN Value  */
3520 #define DMA2D_OCOLR_RED_1                  ((uint32_t)0x00FF0000)               /*!< Red Value */
3521 #define DMA2D_OCOLR_ALPHA_1                ((uint32_t)0xFF000000)               /*!< Alpha Channel Value */
3522
3523 /*!<Mode_RGB565 */
3524 #define DMA2D_OCOLR_BLUE_2                 ((uint32_t)0x0000001F)               /*!< BLUE Value */
3525 #define DMA2D_OCOLR_GREEN_2                ((uint32_t)0x000007E0)               /*!< GREEN Value  */
3526 #define DMA2D_OCOLR_RED_2                  ((uint32_t)0x0000F800)               /*!< Red Value */
3527
3528 /*!<Mode_ARGB1555 */
3529 #define DMA2D_OCOLR_BLUE_3                 ((uint32_t)0x0000001F)               /*!< BLUE Value */
3530 #define DMA2D_OCOLR_GREEN_3                ((uint32_t)0x000003E0)               /*!< GREEN Value  */
3531 #define DMA2D_OCOLR_RED_3                  ((uint32_t)0x00007C00)               /*!< Red Value */
3532 #define DMA2D_OCOLR_ALPHA_3                ((uint32_t)0x00008000)               /*!< Alpha Channel Value */
3533
3534 /*!<Mode_ARGB4444 */
3535 #define DMA2D_OCOLR_BLUE_4                 ((uint32_t)0x0000000F)               /*!< BLUE Value */
3536 #define DMA2D_OCOLR_GREEN_4                ((uint32_t)0x000000F0)               /*!< GREEN Value  */
3537 #define DMA2D_OCOLR_RED_4                  ((uint32_t)0x00000F00)               /*!< Red Value */
3538 #define DMA2D_OCOLR_ALPHA_4                ((uint32_t)0x0000F000)               /*!< Alpha Channel Value */
3539
3540 /********************  Bit definition for DMA2D_OMAR register  ****************/
3541
3542 #define DMA2D_OMAR_MA                      ((uint32_t)0xFFFFFFFF)               /*!< Memory Address */
3543
3544 /********************  Bit definition for DMA2D_OOR register  *****************/
3545
3546 #define DMA2D_OOR_LO                       ((uint32_t)0x00003FFF)               /*!< Line Offset */
3547
3548 /********************  Bit definition for DMA2D_NLR register  *****************/
3549
3550 #define DMA2D_NLR_NL                       ((uint32_t)0x0000FFFF)               /*!< Number of Lines */
3551 #define DMA2D_NLR_PL                       ((uint32_t)0x3FFF0000)               /*!< Pixel per Lines */
3552
3553 /********************  Bit definition for DMA2D_LWR register  *****************/
3554
3555 #define DMA2D_LWR_LW                       ((uint32_t)0x0000FFFF)               /*!< Line Watermark */
3556
3557 /********************  Bit definition for DMA2D_AMTCR register  ***************/
3558
3559 #define DMA2D_AMTCR_EN                     ((uint32_t)0x00000001)               /*!< Enable */
3560 #define DMA2D_AMTCR_DT                     ((uint32_t)0x0000FF00)               /*!< Dead Time */
3561
3562
3563 /********************  Bit definition for DMA2D_FGCLUT register  **************/
3564
3565 /********************  Bit definition for DMA2D_BGCLUT register  **************/
3566
3567
3568
3569 /******************************************************************************/
3570 /*                                                                            */
3571 /*                    External Interrupt/Event Controller                     */
3572 /*                                                                            */
3573 /******************************************************************************/
3574 /*******************  Bit definition for EXTI_IMR register  *******************/
3575 #define  EXTI_IMR_MR0                        ((uint32_t)0x00000001)        /*!< Interrupt Mask on line 0 */
3576 #define  EXTI_IMR_MR1                        ((uint32_t)0x00000002)        /*!< Interrupt Mask on line 1 */
3577 #define  EXTI_IMR_MR2                        ((uint32_t)0x00000004)        /*!< Interrupt Mask on line 2 */
3578 #define  EXTI_IMR_MR3                        ((uint32_t)0x00000008)        /*!< Interrupt Mask on line 3 */
3579 #define  EXTI_IMR_MR4                        ((uint32_t)0x00000010)        /*!< Interrupt Mask on line 4 */
3580 #define  EXTI_IMR_MR5                        ((uint32_t)0x00000020)        /*!< Interrupt Mask on line 5 */
3581 #define  EXTI_IMR_MR6                        ((uint32_t)0x00000040)        /*!< Interrupt Mask on line 6 */
3582 #define  EXTI_IMR_MR7                        ((uint32_t)0x00000080)        /*!< Interrupt Mask on line 7 */
3583 #define  EXTI_IMR_MR8                        ((uint32_t)0x00000100)        /*!< Interrupt Mask on line 8 */
3584 #define  EXTI_IMR_MR9                        ((uint32_t)0x00000200)        /*!< Interrupt Mask on line 9 */
3585 #define  EXTI_IMR_MR10                       ((uint32_t)0x00000400)        /*!< Interrupt Mask on line 10 */
3586 #define  EXTI_IMR_MR11                       ((uint32_t)0x00000800)        /*!< Interrupt Mask on line 11 */
3587 #define  EXTI_IMR_MR12                       ((uint32_t)0x00001000)        /*!< Interrupt Mask on line 12 */
3588 #define  EXTI_IMR_MR13                       ((uint32_t)0x00002000)        /*!< Interrupt Mask on line 13 */
3589 #define  EXTI_IMR_MR14                       ((uint32_t)0x00004000)        /*!< Interrupt Mask on line 14 */
3590 #define  EXTI_IMR_MR15                       ((uint32_t)0x00008000)        /*!< Interrupt Mask on line 15 */
3591 #define  EXTI_IMR_MR16                       ((uint32_t)0x00010000)        /*!< Interrupt Mask on line 16 */
3592 #define  EXTI_IMR_MR17                       ((uint32_t)0x00020000)        /*!< Interrupt Mask on line 17 */
3593 #define  EXTI_IMR_MR18                       ((uint32_t)0x00040000)        /*!< Interrupt Mask on line 18 */
3594 #define  EXTI_IMR_MR19                       ((uint32_t)0x00080000)        /*!< Interrupt Mask on line 19 */
3595
3596 /*******************  Bit definition for EXTI_EMR register  *******************/
3597 #define  EXTI_EMR_MR0                        ((uint32_t)0x00000001)        /*!< Event Mask on line 0 */
3598 #define  EXTI_EMR_MR1                        ((uint32_t)0x00000002)        /*!< Event Mask on line 1 */
3599 #define  EXTI_EMR_MR2                        ((uint32_t)0x00000004)        /*!< Event Mask on line 2 */
3600 #define  EXTI_EMR_MR3                        ((uint32_t)0x00000008)        /*!< Event Mask on line 3 */
3601 #define  EXTI_EMR_MR4                        ((uint32_t)0x00000010)        /*!< Event Mask on line 4 */
3602 #define  EXTI_EMR_MR5                        ((uint32_t)0x00000020)        /*!< Event Mask on line 5 */
3603 #define  EXTI_EMR_MR6                        ((uint32_t)0x00000040)        /*!< Event Mask on line 6 */
3604 #define  EXTI_EMR_MR7                        ((uint32_t)0x00000080)        /*!< Event Mask on line 7 */
3605 #define  EXTI_EMR_MR8                        ((uint32_t)0x00000100)        /*!< Event Mask on line 8 */
3606 #define  EXTI_EMR_MR9                        ((uint32_t)0x00000200)        /*!< Event Mask on line 9 */
3607 #define  EXTI_EMR_MR10                       ((uint32_t)0x00000400)        /*!< Event Mask on line 10 */
3608 #define  EXTI_EMR_MR11                       ((uint32_t)0x00000800)        /*!< Event Mask on line 11 */
3609 #define  EXTI_EMR_MR12                       ((uint32_t)0x00001000)        /*!< Event Mask on line 12 */
3610 #define  EXTI_EMR_MR13                       ((uint32_t)0x00002000)        /*!< Event Mask on line 13 */
3611 #define  EXTI_EMR_MR14                       ((uint32_t)0x00004000)        /*!< Event Mask on line 14 */
3612 #define  EXTI_EMR_MR15                       ((uint32_t)0x00008000)        /*!< Event Mask on line 15 */
3613 #define  EXTI_EMR_MR16                       ((uint32_t)0x00010000)        /*!< Event Mask on line 16 */
3614 #define  EXTI_EMR_MR17                       ((uint32_t)0x00020000)        /*!< Event Mask on line 17 */
3615 #define  EXTI_EMR_MR18                       ((uint32_t)0x00040000)        /*!< Event Mask on line 18 */
3616 #define  EXTI_EMR_MR19                       ((uint32_t)0x00080000)        /*!< Event Mask on line 19 */
3617
3618 /******************  Bit definition for EXTI_RTSR register  *******************/
3619 #define  EXTI_RTSR_TR0                       ((uint32_t)0x00000001)        /*!< Rising trigger event configuration bit of line 0 */
3620 #define  EXTI_RTSR_TR1                       ((uint32_t)0x00000002)        /*!< Rising trigger event configuration bit of line 1 */
3621 #define  EXTI_RTSR_TR2                       ((uint32_t)0x00000004)        /*!< Rising trigger event configuration bit of line 2 */
3622 #define  EXTI_RTSR_TR3                       ((uint32_t)0x00000008)        /*!< Rising trigger event configuration bit of line 3 */
3623 #define  EXTI_RTSR_TR4                       ((uint32_t)0x00000010)        /*!< Rising trigger event configuration bit of line 4 */
3624 #define  EXTI_RTSR_TR5                       ((uint32_t)0x00000020)        /*!< Rising trigger event configuration bit of line 5 */
3625 #define  EXTI_RTSR_TR6                       ((uint32_t)0x00000040)        /*!< Rising trigger event configuration bit of line 6 */
3626 #define  EXTI_RTSR_TR7                       ((uint32_t)0x00000080)        /*!< Rising trigger event configuration bit of line 7 */
3627 #define  EXTI_RTSR_TR8                       ((uint32_t)0x00000100)        /*!< Rising trigger event configuration bit of line 8 */
3628 #define  EXTI_RTSR_TR9                       ((uint32_t)0x00000200)        /*!< Rising trigger event configuration bit of line 9 */
3629 #define  EXTI_RTSR_TR10                      ((uint32_t)0x00000400)        /*!< Rising trigger event configuration bit of line 10 */
3630 #define  EXTI_RTSR_TR11                      ((uint32_t)0x00000800)        /*!< Rising trigger event configuration bit of line 11 */
3631 #define  EXTI_RTSR_TR12                      ((uint32_t)0x00001000)        /*!< Rising trigger event configuration bit of line 12 */
3632 #define  EXTI_RTSR_TR13                      ((uint32_t)0x00002000)        /*!< Rising trigger event configuration bit of line 13 */
3633 #define  EXTI_RTSR_TR14                      ((uint32_t)0x00004000)        /*!< Rising trigger event configuration bit of line 14 */
3634 #define  EXTI_RTSR_TR15                      ((uint32_t)0x00008000)        /*!< Rising trigger event configuration bit of line 15 */
3635 #define  EXTI_RTSR_TR16                      ((uint32_t)0x00010000)        /*!< Rising trigger event configuration bit of line 16 */
3636 #define  EXTI_RTSR_TR17                      ((uint32_t)0x00020000)        /*!< Rising trigger event configuration bit of line 17 */
3637 #define  EXTI_RTSR_TR18                      ((uint32_t)0x00040000)        /*!< Rising trigger event configuration bit of line 18 */
3638 #define  EXTI_RTSR_TR19                      ((uint32_t)0x00080000)        /*!< Rising trigger event configuration bit of line 19 */
3639
3640 /******************  Bit definition for EXTI_FTSR register  *******************/
3641 #define  EXTI_FTSR_TR0                       ((uint32_t)0x00000001)        /*!< Falling trigger event configuration bit of line 0 */
3642 #define  EXTI_FTSR_TR1                       ((uint32_t)0x00000002)        /*!< Falling trigger event configuration bit of line 1 */
3643 #define  EXTI_FTSR_TR2                       ((uint32_t)0x00000004)        /*!< Falling trigger event configuration bit of line 2 */
3644 #define  EXTI_FTSR_TR3                       ((uint32_t)0x00000008)        /*!< Falling trigger event configuration bit of line 3 */
3645 #define  EXTI_FTSR_TR4                       ((uint32_t)0x00000010)        /*!< Falling trigger event configuration bit of line 4 */
3646 #define  EXTI_FTSR_TR5                       ((uint32_t)0x00000020)        /*!< Falling trigger event configuration bit of line 5 */
3647 #define  EXTI_FTSR_TR6                       ((uint32_t)0x00000040)        /*!< Falling trigger event configuration bit of line 6 */
3648 #define  EXTI_FTSR_TR7                       ((uint32_t)0x00000080)        /*!< Falling trigger event configuration bit of line 7 */
3649 #define  EXTI_FTSR_TR8                       ((uint32_t)0x00000100)        /*!< Falling trigger event configuration bit of line 8 */
3650 #define  EXTI_FTSR_TR9                       ((uint32_t)0x00000200)        /*!< Falling trigger event configuration bit of line 9 */
3651 #define  EXTI_FTSR_TR10                      ((uint32_t)0x00000400)        /*!< Falling trigger event configuration bit of line 10 */
3652 #define  EXTI_FTSR_TR11                      ((uint32_t)0x00000800)        /*!< Falling trigger event configuration bit of line 11 */
3653 #define  EXTI_FTSR_TR12                      ((uint32_t)0x00001000)        /*!< Falling trigger event configuration bit of line 12 */
3654 #define  EXTI_FTSR_TR13                      ((uint32_t)0x00002000)        /*!< Falling trigger event configuration bit of line 13 */
3655 #define  EXTI_FTSR_TR14                      ((uint32_t)0x00004000)        /*!< Falling trigger event configuration bit of line 14 */
3656 #define  EXTI_FTSR_TR15                      ((uint32_t)0x00008000)        /*!< Falling trigger event configuration bit of line 15 */
3657 #define  EXTI_FTSR_TR16                      ((uint32_t)0x00010000)        /*!< Falling trigger event configuration bit of line 16 */
3658 #define  EXTI_FTSR_TR17                      ((uint32_t)0x00020000)        /*!< Falling trigger event configuration bit of line 17 */
3659 #define  EXTI_FTSR_TR18                      ((uint32_t)0x00040000)        /*!< Falling trigger event configuration bit of line 18 */
3660 #define  EXTI_FTSR_TR19                      ((uint32_t)0x00080000)        /*!< Falling trigger event configuration bit of line 19 */
3661
3662 /******************  Bit definition for EXTI_SWIER register  ******************/
3663 #define  EXTI_SWIER_SWIER0                   ((uint32_t)0x00000001)        /*!< Software Interrupt on line 0 */
3664 #define  EXTI_SWIER_SWIER1                   ((uint32_t)0x00000002)        /*!< Software Interrupt on line 1 */
3665 #define  EXTI_SWIER_SWIER2                   ((uint32_t)0x00000004)        /*!< Software Interrupt on line 2 */
3666 #define  EXTI_SWIER_SWIER3                   ((uint32_t)0x00000008)        /*!< Software Interrupt on line 3 */
3667 #define  EXTI_SWIER_SWIER4                   ((uint32_t)0x00000010)        /*!< Software Interrupt on line 4 */
3668 #define  EXTI_SWIER_SWIER5                   ((uint32_t)0x00000020)        /*!< Software Interrupt on line 5 */
3669 #define  EXTI_SWIER_SWIER6                   ((uint32_t)0x00000040)        /*!< Software Interrupt on line 6 */
3670 #define  EXTI_SWIER_SWIER7                   ((uint32_t)0x00000080)        /*!< Software Interrupt on line 7 */
3671 #define  EXTI_SWIER_SWIER8                   ((uint32_t)0x00000100)        /*!< Software Interrupt on line 8 */
3672 #define  EXTI_SWIER_SWIER9                   ((uint32_t)0x00000200)        /*!< Software Interrupt on line 9 */
3673 #define  EXTI_SWIER_SWIER10                  ((uint32_t)0x00000400)        /*!< Software Interrupt on line 10 */
3674 #define  EXTI_SWIER_SWIER11                  ((uint32_t)0x00000800)        /*!< Software Interrupt on line 11 */
3675 #define  EXTI_SWIER_SWIER12                  ((uint32_t)0x00001000)        /*!< Software Interrupt on line 12 */
3676 #define  EXTI_SWIER_SWIER13                  ((uint32_t)0x00002000)        /*!< Software Interrupt on line 13 */
3677 #define  EXTI_SWIER_SWIER14                  ((uint32_t)0x00004000)        /*!< Software Interrupt on line 14 */
3678 #define  EXTI_SWIER_SWIER15                  ((uint32_t)0x00008000)        /*!< Software Interrupt on line 15 */
3679 #define  EXTI_SWIER_SWIER16                  ((uint32_t)0x00010000)        /*!< Software Interrupt on line 16 */
3680 #define  EXTI_SWIER_SWIER17                  ((uint32_t)0x00020000)        /*!< Software Interrupt on line 17 */
3681 #define  EXTI_SWIER_SWIER18                  ((uint32_t)0x00040000)        /*!< Software Interrupt on line 18 */
3682 #define  EXTI_SWIER_SWIER19                  ((uint32_t)0x00080000)        /*!< Software Interrupt on line 19 */
3683
3684 /*******************  Bit definition for EXTI_PR register  ********************/
3685 #define  EXTI_PR_PR0                         ((uint32_t)0x00000001)        /*!< Pending bit for line 0 */
3686 #define  EXTI_PR_PR1                         ((uint32_t)0x00000002)        /*!< Pending bit for line 1 */
3687 #define  EXTI_PR_PR2                         ((uint32_t)0x00000004)        /*!< Pending bit for line 2 */
3688 #define  EXTI_PR_PR3                         ((uint32_t)0x00000008)        /*!< Pending bit for line 3 */
3689 #define  EXTI_PR_PR4                         ((uint32_t)0x00000010)        /*!< Pending bit for line 4 */
3690 #define  EXTI_PR_PR5                         ((uint32_t)0x00000020)        /*!< Pending bit for line 5 */
3691 #define  EXTI_PR_PR6                         ((uint32_t)0x00000040)        /*!< Pending bit for line 6 */
3692 #define  EXTI_PR_PR7                         ((uint32_t)0x00000080)        /*!< Pending bit for line 7 */
3693 #define  EXTI_PR_PR8                         ((uint32_t)0x00000100)        /*!< Pending bit for line 8 */
3694 #define  EXTI_PR_PR9                         ((uint32_t)0x00000200)        /*!< Pending bit for line 9 */
3695 #define  EXTI_PR_PR10                        ((uint32_t)0x00000400)        /*!< Pending bit for line 10 */
3696 #define  EXTI_PR_PR11                        ((uint32_t)0x00000800)        /*!< Pending bit for line 11 */
3697 #define  EXTI_PR_PR12                        ((uint32_t)0x00001000)        /*!< Pending bit for line 12 */
3698 #define  EXTI_PR_PR13                        ((uint32_t)0x00002000)        /*!< Pending bit for line 13 */
3699 #define  EXTI_PR_PR14                        ((uint32_t)0x00004000)        /*!< Pending bit for line 14 */
3700 #define  EXTI_PR_PR15                        ((uint32_t)0x00008000)        /*!< Pending bit for line 15 */
3701 #define  EXTI_PR_PR16                        ((uint32_t)0x00010000)        /*!< Pending bit for line 16 */
3702 #define  EXTI_PR_PR17                        ((uint32_t)0x00020000)        /*!< Pending bit for line 17 */
3703 #define  EXTI_PR_PR18                        ((uint32_t)0x00040000)        /*!< Pending bit for line 18 */
3704 #define  EXTI_PR_PR19                        ((uint32_t)0x00080000)        /*!< Pending bit for line 19 */
3705
3706 /******************************************************************************/
3707 /*                                                                            */
3708 /*                                    FLASH                                   */
3709 /*                                                                            */
3710 /******************************************************************************/
3711 /*******************  Bits definition for FLASH_ACR register  *****************/
3712 #define FLASH_ACR_LATENCY                    ((uint32_t)0x0000000F)
3713 #define FLASH_ACR_LATENCY_0WS                ((uint32_t)0x00000000)
3714 #define FLASH_ACR_LATENCY_1WS                ((uint32_t)0x00000001)
3715 #define FLASH_ACR_LATENCY_2WS                ((uint32_t)0x00000002)
3716 #define FLASH_ACR_LATENCY_3WS                ((uint32_t)0x00000003)
3717 #define FLASH_ACR_LATENCY_4WS                ((uint32_t)0x00000004)
3718 #define FLASH_ACR_LATENCY_5WS                ((uint32_t)0x00000005)
3719 #define FLASH_ACR_LATENCY_6WS                ((uint32_t)0x00000006)
3720 #define FLASH_ACR_LATENCY_7WS                ((uint32_t)0x00000007)
3721 #define FLASH_ACR_LATENCY_8WS                ((uint32_t)0x00000008)
3722 #define FLASH_ACR_LATENCY_9WS                ((uint32_t)0x00000009)
3723 #define FLASH_ACR_LATENCY_10WS               ((uint32_t)0x0000000A)
3724 #define FLASH_ACR_LATENCY_11WS               ((uint32_t)0x0000000B)
3725 #define FLASH_ACR_LATENCY_12WS               ((uint32_t)0x0000000C)
3726 #define FLASH_ACR_LATENCY_13WS               ((uint32_t)0x0000000D)
3727 #define FLASH_ACR_LATENCY_14WS               ((uint32_t)0x0000000E)
3728 #define FLASH_ACR_LATENCY_15WS               ((uint32_t)0x0000000F)
3729 #define FLASH_ACR_PRFTEN                     ((uint32_t)0x00000100)
3730 #define FLASH_ACR_ICEN                       ((uint32_t)0x00000200)
3731 #define FLASH_ACR_DCEN                       ((uint32_t)0x00000400)
3732 #define FLASH_ACR_ICRST                      ((uint32_t)0x00000800)
3733 #define FLASH_ACR_DCRST                      ((uint32_t)0x00001000)
3734 #define FLASH_ACR_BYTE0_ADDRESS              ((uint32_t)0x40023C00)
3735 #define FLASH_ACR_BYTE2_ADDRESS              ((uint32_t)0x40023C03)
3736
3737 /*******************  Bits definition for FLASH_SR register  ******************/
3738 #define FLASH_SR_EOP                         ((uint32_t)0x00000001)
3739 #define FLASH_SR_SOP                         ((uint32_t)0x00000002)
3740 #define FLASH_SR_WRPERR                      ((uint32_t)0x00000010)
3741 #define FLASH_SR_PGAERR                      ((uint32_t)0x00000020)
3742 #define FLASH_SR_PGPERR                      ((uint32_t)0x00000040)
3743 #define FLASH_SR_PGSERR                      ((uint32_t)0x00000080)
3744 #define FLASH_SR_BSY                         ((uint32_t)0x00010000)
3745
3746 /*******************  Bits definition for FLASH_CR register  ******************/
3747 #define FLASH_CR_PG                          ((uint32_t)0x00000001)
3748 #define FLASH_CR_SER                         ((uint32_t)0x00000002)
3749 #define FLASH_CR_MER                         ((uint32_t)0x00000004)
3750 #define FLASH_CR_MER1                        FLASH_CR_MER
3751 #define FLASH_CR_SNB                         ((uint32_t)0x000000F8)
3752 #define FLASH_CR_SNB_0                       ((uint32_t)0x00000008)
3753 #define FLASH_CR_SNB_1                       ((uint32_t)0x00000010)
3754 #define FLASH_CR_SNB_2                       ((uint32_t)0x00000020)
3755 #define FLASH_CR_SNB_3                       ((uint32_t)0x00000040)
3756 #define FLASH_CR_SNB_4                       ((uint32_t)0x00000080)
3757 #define FLASH_CR_PSIZE                       ((uint32_t)0x00000300)
3758 #define FLASH_CR_PSIZE_0                     ((uint32_t)0x00000100)
3759 #define FLASH_CR_PSIZE_1                     ((uint32_t)0x00000200)
3760 #define FLASH_CR_MER2                        ((uint32_t)0x00008000)
3761 #define FLASH_CR_STRT                        ((uint32_t)0x00010000)
3762 #define FLASH_CR_EOPIE                       ((uint32_t)0x01000000)
3763 #define FLASH_CR_LOCK                        ((uint32_t)0x80000000)
3764
3765 /*******************  Bits definition for FLASH_OPTCR register  ***************/
3766 #define FLASH_OPTCR_OPTLOCK                 ((uint32_t)0x00000001)
3767 #define FLASH_OPTCR_OPTSTRT                 ((uint32_t)0x00000002)
3768 #define FLASH_OPTCR_BOR_LEV_0               ((uint32_t)0x00000004)
3769 #define FLASH_OPTCR_BOR_LEV_1               ((uint32_t)0x00000008)
3770 #define FLASH_OPTCR_BOR_LEV                 ((uint32_t)0x0000000C)
3771 #define FLASH_OPTCR_BFB2                    ((uint32_t)0x00000010)
3772 #define FLASH_OPTCR_WDG_SW                  ((uint32_t)0x00000020)
3773 #define FLASH_OPTCR_nRST_STOP               ((uint32_t)0x00000040)
3774 #define FLASH_OPTCR_nRST_STDBY              ((uint32_t)0x00000080)
3775 #define FLASH_OPTCR_RDP                     ((uint32_t)0x0000FF00)
3776 #define FLASH_OPTCR_RDP_0                   ((uint32_t)0x00000100)
3777 #define FLASH_OPTCR_RDP_1                   ((uint32_t)0x00000200)
3778 #define FLASH_OPTCR_RDP_2                   ((uint32_t)0x00000400)
3779 #define FLASH_OPTCR_RDP_3                   ((uint32_t)0x00000800)
3780 #define FLASH_OPTCR_RDP_4                   ((uint32_t)0x00001000)
3781 #define FLASH_OPTCR_RDP_5                   ((uint32_t)0x00002000)
3782 #define FLASH_OPTCR_RDP_6                   ((uint32_t)0x00004000)
3783 #define FLASH_OPTCR_RDP_7                   ((uint32_t)0x00008000)
3784 #define FLASH_OPTCR_nWRP                    ((uint32_t)0x0FFF0000)
3785 #define FLASH_OPTCR_nWRP_0                  ((uint32_t)0x00010000)
3786 #define FLASH_OPTCR_nWRP_1                  ((uint32_t)0x00020000)
3787 #define FLASH_OPTCR_nWRP_2                  ((uint32_t)0x00040000)
3788 #define FLASH_OPTCR_nWRP_3                  ((uint32_t)0x00080000)
3789 #define FLASH_OPTCR_nWRP_4                  ((uint32_t)0x00100000)
3790 #define FLASH_OPTCR_nWRP_5                  ((uint32_t)0x00200000)
3791 #define FLASH_OPTCR_nWRP_6                  ((uint32_t)0x00400000)
3792 #define FLASH_OPTCR_nWRP_7                  ((uint32_t)0x00800000)
3793 #define FLASH_OPTCR_nWRP_8                  ((uint32_t)0x01000000)
3794 #define FLASH_OPTCR_nWRP_9                  ((uint32_t)0x02000000)
3795 #define FLASH_OPTCR_nWRP_10                 ((uint32_t)0x04000000)
3796 #define FLASH_OPTCR_nWRP_11                 ((uint32_t)0x08000000)
3797 #define FLASH_OPTCR_DB1M                    ((uint32_t)0x40000000)
3798 #define FLASH_OPTCR_SPRMOD                  ((uint32_t)0x80000000)
3799
3800 /******************  Bits definition for FLASH_OPTCR1 register  ***************/
3801 #define FLASH_OPTCR1_nWRP                    ((uint32_t)0x0FFF0000)
3802 #define FLASH_OPTCR1_nWRP_0                  ((uint32_t)0x00010000)
3803 #define FLASH_OPTCR1_nWRP_1                  ((uint32_t)0x00020000)
3804 #define FLASH_OPTCR1_nWRP_2                  ((uint32_t)0x00040000)
3805 #define FLASH_OPTCR1_nWRP_3                  ((uint32_t)0x00080000)
3806 #define FLASH_OPTCR1_nWRP_4                  ((uint32_t)0x00100000)
3807 #define FLASH_OPTCR1_nWRP_5                  ((uint32_t)0x00200000)
3808 #define FLASH_OPTCR1_nWRP_6                  ((uint32_t)0x00400000)
3809 #define FLASH_OPTCR1_nWRP_7                  ((uint32_t)0x00800000)
3810 #define FLASH_OPTCR1_nWRP_8                  ((uint32_t)0x01000000)
3811 #define FLASH_OPTCR1_nWRP_9                  ((uint32_t)0x02000000)
3812 #define FLASH_OPTCR1_nWRP_10                 ((uint32_t)0x04000000)
3813 #define FLASH_OPTCR1_nWRP_11                 ((uint32_t)0x08000000)
3814
3815 /******************************************************************************/
3816 /*                                                                            */
3817 /*                          Flexible Memory Controller                        */
3818 /*                                                                            */
3819 /******************************************************************************/
3820 /******************  Bit definition for FMC_BCR1 register  *******************/
3821 #define  FMC_BCR1_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */
3822 #define  FMC_BCR1_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */
3823
3824 #define  FMC_BCR1_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */
3825 #define  FMC_BCR1_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3826 #define  FMC_BCR1_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3827
3828 #define  FMC_BCR1_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3829 #define  FMC_BCR1_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3830 #define  FMC_BCR1_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3831
3832 #define  FMC_BCR1_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */
3833 #define  FMC_BCR1_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */
3834 #define  FMC_BCR1_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */
3835 #define  FMC_BCR1_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3836 #define  FMC_BCR1_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */
3837 #define  FMC_BCR1_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */
3838 #define  FMC_BCR1_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */
3839 #define  FMC_BCR1_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */
3840 #define  FMC_BCR1_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */
3841 #define  FMC_BCR1_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */
3842 #define  FMC_BCR1_CCLKEN                    ((uint32_t)0x00100000)        /*!<Continous clock enable     */
3843
3844 /******************  Bit definition for FMC_BCR2 register  *******************/
3845 #define  FMC_BCR2_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */
3846 #define  FMC_BCR2_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */
3847
3848 #define  FMC_BCR2_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */
3849 #define  FMC_BCR2_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3850 #define  FMC_BCR2_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3851
3852 #define  FMC_BCR2_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3853 #define  FMC_BCR2_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3854 #define  FMC_BCR2_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3855
3856 #define  FMC_BCR2_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */
3857 #define  FMC_BCR2_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */
3858 #define  FMC_BCR2_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */
3859 #define  FMC_BCR2_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3860 #define  FMC_BCR2_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */
3861 #define  FMC_BCR2_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */
3862 #define  FMC_BCR2_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */
3863 #define  FMC_BCR2_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */
3864 #define  FMC_BCR2_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */
3865 #define  FMC_BCR2_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */
3866
3867 /******************  Bit definition for FMC_BCR3 register  *******************/
3868 #define  FMC_BCR3_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */
3869 #define  FMC_BCR3_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */
3870
3871 #define  FMC_BCR3_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */
3872 #define  FMC_BCR3_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3873 #define  FMC_BCR3_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3874
3875 #define  FMC_BCR3_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3876 #define  FMC_BCR3_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3877 #define  FMC_BCR3_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3878
3879 #define  FMC_BCR3_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */
3880 #define  FMC_BCR3_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */
3881 #define  FMC_BCR3_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */
3882 #define  FMC_BCR3_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3883 #define  FMC_BCR3_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */
3884 #define  FMC_BCR3_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */
3885 #define  FMC_BCR3_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */
3886 #define  FMC_BCR3_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */
3887 #define  FMC_BCR3_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */
3888 #define  FMC_BCR3_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */
3889
3890 /******************  Bit definition for FMC_BCR4 register  *******************/
3891 #define  FMC_BCR4_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit                 */
3892 #define  FMC_BCR4_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit   */
3893
3894 #define  FMC_BCR4_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type)           */
3895 #define  FMC_BCR4_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3896 #define  FMC_BCR4_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3897
3898 #define  FMC_BCR4_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3899 #define  FMC_BCR4_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3900 #define  FMC_BCR4_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3901
3902 #define  FMC_BCR4_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable        */
3903 #define  FMC_BCR4_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit           */
3904 #define  FMC_BCR4_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit   */
3905 #define  FMC_BCR4_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3906 #define  FMC_BCR4_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration  */
3907 #define  FMC_BCR4_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit           */
3908 #define  FMC_BCR4_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit            */
3909 #define  FMC_BCR4_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable       */
3910 #define  FMC_BCR4_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait          */
3911 #define  FMC_BCR4_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable         */
3912
3913 /******************  Bit definition for FMC_BTR1 register  ******************/
3914 #define  FMC_BTR1_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3915 #define  FMC_BTR1_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
3916 #define  FMC_BTR1_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
3917 #define  FMC_BTR1_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
3918 #define  FMC_BTR1_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
3919
3920 #define  FMC_BTR1_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration)  */
3921 #define  FMC_BTR1_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
3922 #define  FMC_BTR1_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
3923 #define  FMC_BTR1_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
3924 #define  FMC_BTR1_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
3925
3926 #define  FMC_BTR1_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3927 #define  FMC_BTR1_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
3928 #define  FMC_BTR1_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
3929 #define  FMC_BTR1_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
3930 #define  FMC_BTR1_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
3931 #define  FMC_BTR1_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */
3932 #define  FMC_BTR1_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */
3933 #define  FMC_BTR1_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */
3934 #define  FMC_BTR1_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */
3935
3936 #define  FMC_BTR1_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
3937 #define  FMC_BTR1_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
3938 #define  FMC_BTR1_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
3939 #define  FMC_BTR1_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
3940 #define  FMC_BTR1_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
3941
3942 #define  FMC_BTR1_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3943 #define  FMC_BTR1_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
3944 #define  FMC_BTR1_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
3945 #define  FMC_BTR1_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
3946 #define  FMC_BTR1_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
3947
3948 #define  FMC_BTR1_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3949 #define  FMC_BTR1_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
3950 #define  FMC_BTR1_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
3951 #define  FMC_BTR1_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
3952 #define  FMC_BTR1_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
3953
3954 #define  FMC_BTR1_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3955 #define  FMC_BTR1_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
3956 #define  FMC_BTR1_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
3957
3958 /******************  Bit definition for FMC_BTR2 register  *******************/
3959 #define  FMC_BTR2_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3960 #define  FMC_BTR2_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
3961 #define  FMC_BTR2_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
3962 #define  FMC_BTR2_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
3963 #define  FMC_BTR2_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
3964
3965 #define  FMC_BTR2_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3966 #define  FMC_BTR2_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
3967 #define  FMC_BTR2_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
3968 #define  FMC_BTR2_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
3969 #define  FMC_BTR2_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
3970
3971 #define  FMC_BTR2_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3972 #define  FMC_BTR2_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
3973 #define  FMC_BTR2_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
3974 #define  FMC_BTR2_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
3975 #define  FMC_BTR2_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
3976 #define  FMC_BTR2_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */
3977 #define  FMC_BTR2_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */
3978 #define  FMC_BTR2_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */
3979 #define  FMC_BTR2_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */
3980
3981 #define  FMC_BTR2_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
3982 #define  FMC_BTR2_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
3983 #define  FMC_BTR2_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
3984 #define  FMC_BTR2_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
3985 #define  FMC_BTR2_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
3986
3987 #define  FMC_BTR2_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3988 #define  FMC_BTR2_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
3989 #define  FMC_BTR2_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
3990 #define  FMC_BTR2_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
3991 #define  FMC_BTR2_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
3992
3993 #define  FMC_BTR2_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3994 #define  FMC_BTR2_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
3995 #define  FMC_BTR2_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
3996 #define  FMC_BTR2_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
3997 #define  FMC_BTR2_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
3998
3999 #define  FMC_BTR2_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
4000 #define  FMC_BTR2_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
4001 #define  FMC_BTR2_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
4002
4003 /*******************  Bit definition for FMC_BTR3 register  *******************/
4004 #define  FMC_BTR3_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
4005 #define  FMC_BTR3_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
4006 #define  FMC_BTR3_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
4007 #define  FMC_BTR3_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
4008 #define  FMC_BTR3_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
4009
4010 #define  FMC_BTR3_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
4011 #define  FMC_BTR3_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
4012 #define  FMC_BTR3_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
4013 #define  FMC_BTR3_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
4014 #define  FMC_BTR3_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
4015
4016 #define  FMC_BTR3_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
4017 #define  FMC_BTR3_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
4018 #define  FMC_BTR3_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
4019 #define  FMC_BTR3_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
4020 #define  FMC_BTR3_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
4021 #define  FMC_BTR3_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */
4022 #define  FMC_BTR3_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */
4023 #define  FMC_BTR3_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */
4024 #define  FMC_BTR3_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */
4025
4026 #define  FMC_BTR3_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
4027 #define  FMC_BTR3_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
4028 #define  FMC_BTR3_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
4029 #define  FMC_BTR3_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
4030 #define  FMC_BTR3_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
4031
4032 #define  FMC_BTR3_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
4033 #define  FMC_BTR3_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
4034 #define  FMC_BTR3_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
4035 #define  FMC_BTR3_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
4036 #define  FMC_BTR3_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
4037
4038 #define  FMC_BTR3_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
4039 #define  FMC_BTR3_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
4040 #define  FMC_BTR3_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
4041 #define  FMC_BTR3_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
4042 #define  FMC_BTR3_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
4043
4044 #define  FMC_BTR3_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
4045 #define  FMC_BTR3_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
4046 #define  FMC_BTR3_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
4047
4048 /******************  Bit definition for FMC_BTR4 register  *******************/
4049 #define  FMC_BTR4_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
4050 #define  FMC_BTR4_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
4051 #define  FMC_BTR4_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
4052 #define  FMC_BTR4_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
4053 #define  FMC_BTR4_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
4054
4055 #define  FMC_BTR4_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
4056 #define  FMC_BTR4_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
4057 #define  FMC_BTR4_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
4058 #define  FMC_BTR4_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
4059 #define  FMC_BTR4_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
4060
4061 #define  FMC_BTR4_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
4062 #define  FMC_BTR4_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
4063 #define  FMC_BTR4_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
4064 #define  FMC_BTR4_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
4065 #define  FMC_BTR4_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
4066 #define  FMC_BTR4_DATAST_4                  ((uint32_t)0x00001000)        /*!<Bit 4 */
4067 #define  FMC_BTR4_DATAST_5                  ((uint32_t)0x00002000)        /*!<Bit 5 */
4068 #define  FMC_BTR4_DATAST_6                  ((uint32_t)0x00004000)        /*!<Bit 6 */
4069 #define  FMC_BTR4_DATAST_7                  ((uint32_t)0x00008000)        /*!<Bit 7 */
4070
4071 #define  FMC_BTR4_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
4072 #define  FMC_BTR4_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
4073 #define  FMC_BTR4_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
4074 #define  FMC_BTR4_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
4075 #define  FMC_BTR4_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
4076
4077 #define  FMC_BTR4_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
4078 #define  FMC_BTR4_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
4079 #define  FMC_BTR4_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
4080 #define  FMC_BTR4_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
4081 #define  FMC_BTR4_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
4082
4083 #define  FMC_BTR4_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
4084 #define  FMC_BTR4_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
4085 #define  FMC_BTR4_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
4086 #define  FMC_BTR4_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
4087 #define  FMC_BTR4_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
4088
4089 #define  FMC_BTR4_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
4090 #define  FMC_BTR4_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
4091 #define  FMC_BTR4_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
4092
4093 /******************  Bit definition for FMC_BWTR1 register  ******************/
4094 #define  FMC_BWTR1_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
4095 #define  FMC_BWTR1_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
4096 #define  FMC_BWTR1_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
4097 #define  FMC_BWTR1_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
4098 #define  FMC_BWTR1_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
4099
4100 #define  FMC_BWTR1_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
4101 #define  FMC_BWTR1_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
4102 #define  FMC_BWTR1_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
4103 #define  FMC_BWTR1_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
4104 #define  FMC_BWTR1_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
4105
4106 #define  FMC_BWTR1_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
4107 #define  FMC_BWTR1_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
4108 #define  FMC_BWTR1_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
4109 #define  FMC_BWTR1_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
4110 #define  FMC_BWTR1_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
4111 #define  FMC_BWTR1_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */
4112 #define  FMC_BWTR1_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */
4113 #define  FMC_BWTR1_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */
4114 #define  FMC_BWTR1_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */
4115
4116 #define  FMC_BWTR1_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
4117 #define  FMC_BWTR1_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
4118 #define  FMC_BWTR1_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */
4119 #define  FMC_BWTR1_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
4120 #define  FMC_BWTR1_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
4121
4122 #define  FMC_BWTR1_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
4123 #define  FMC_BWTR1_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
4124 #define  FMC_BWTR1_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
4125 #define  FMC_BWTR1_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
4126 #define  FMC_BWTR1_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
4127
4128 #define  FMC_BWTR1_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
4129 #define  FMC_BWTR1_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
4130 #define  FMC_BWTR1_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
4131
4132 /******************  Bit definition for FMC_BWTR2 register  ******************/
4133 #define  FMC_BWTR2_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
4134 #define  FMC_BWTR2_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
4135 #define  FMC_BWTR2_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
4136 #define  FMC_BWTR2_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
4137 #define  FMC_BWTR2_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
4138
4139 #define  FMC_BWTR2_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
4140 #define  FMC_BWTR2_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
4141 #define  FMC_BWTR2_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
4142 #define  FMC_BWTR2_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
4143 #define  FMC_BWTR2_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
4144
4145 #define  FMC_BWTR2_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
4146 #define  FMC_BWTR2_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
4147 #define  FMC_BWTR2_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
4148 #define  FMC_BWTR2_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
4149 #define  FMC_BWTR2_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
4150 #define  FMC_BWTR2_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */
4151 #define  FMC_BWTR2_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */
4152 #define  FMC_BWTR2_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */
4153 #define  FMC_BWTR2_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */
4154
4155 #define  FMC_BWTR2_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
4156 #define  FMC_BWTR2_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
4157 #define  FMC_BWTR2_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1*/
4158 #define  FMC_BWTR2_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
4159 #define  FMC_BWTR2_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
4160
4161 #define  FMC_BWTR2_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
4162 #define  FMC_BWTR2_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
4163 #define  FMC_BWTR2_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
4164 #define  FMC_BWTR2_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
4165 #define  FMC_BWTR2_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
4166
4167 #define  FMC_BWTR2_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
4168 #define  FMC_BWTR2_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
4169 #define  FMC_BWTR2_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
4170
4171 /******************  Bit definition for FMC_BWTR3 register  ******************/
4172 #define  FMC_BWTR3_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
4173 #define  FMC_BWTR3_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
4174 #define  FMC_BWTR3_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
4175 #define  FMC_BWTR3_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
4176 #define  FMC_BWTR3_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
4177
4178 #define  FMC_BWTR3_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
4179 #define  FMC_BWTR3_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
4180 #define  FMC_BWTR3_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
4181 #define  FMC_BWTR3_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
4182 #define  FMC_BWTR3_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
4183
4184 #define  FMC_BWTR3_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
4185 #define  FMC_BWTR3_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
4186 #define  FMC_BWTR3_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
4187 #define  FMC_BWTR3_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
4188 #define  FMC_BWTR3_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
4189 #define  FMC_BWTR3_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */
4190 #define  FMC_BWTR3_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */
4191 #define  FMC_BWTR3_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */
4192 #define  FMC_BWTR3_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */
4193
4194 #define  FMC_BWTR3_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
4195 #define  FMC_BWTR3_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
4196 #define  FMC_BWTR3_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */
4197 #define  FMC_BWTR3_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
4198 #define  FMC_BWTR3_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
4199
4200 #define  FMC_BWTR3_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
4201 #define  FMC_BWTR3_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
4202 #define  FMC_BWTR3_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
4203 #define  FMC_BWTR3_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
4204 #define  FMC_BWTR3_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
4205
4206 #define  FMC_BWTR3_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
4207 #define  FMC_BWTR3_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
4208 #define  FMC_BWTR3_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
4209
4210 /******************  Bit definition for FMC_BWTR4 register  ******************/
4211 #define  FMC_BWTR4_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
4212 #define  FMC_BWTR4_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
4213 #define  FMC_BWTR4_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
4214 #define  FMC_BWTR4_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
4215 #define  FMC_BWTR4_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
4216
4217 #define  FMC_BWTR4_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
4218 #define  FMC_BWTR4_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
4219 #define  FMC_BWTR4_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
4220 #define  FMC_BWTR4_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
4221 #define  FMC_BWTR4_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
4222
4223 #define  FMC_BWTR4_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
4224 #define  FMC_BWTR4_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
4225 #define  FMC_BWTR4_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
4226 #define  FMC_BWTR4_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
4227 #define  FMC_BWTR4_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
4228 #define  FMC_BWTR4_DATAST_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */
4229 #define  FMC_BWTR4_DATAST_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */
4230 #define  FMC_BWTR4_DATAST_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */
4231 #define  FMC_BWTR4_DATAST_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */
4232
4233 #define  FMC_BWTR4_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
4234 #define  FMC_BWTR4_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
4235 #define  FMC_BWTR4_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */
4236 #define  FMC_BWTR4_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
4237 #define  FMC_BWTR4_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
4238
4239 #define  FMC_BWTR4_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
4240 #define  FMC_BWTR4_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
4241 #define  FMC_BWTR4_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
4242 #define  FMC_BWTR4_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
4243 #define  FMC_BWTR4_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
4244
4245 #define  FMC_BWTR4_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
4246 #define  FMC_BWTR4_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
4247 #define  FMC_BWTR4_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
4248
4249 /******************  Bit definition for FMC_PCR2 register  *******************/
4250 #define  FMC_PCR2_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit                   */
4251 #define  FMC_PCR2_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */
4252 #define  FMC_PCR2_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type                               */
4253
4254 #define  FMC_PCR2_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */
4255 #define  FMC_PCR2_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
4256 #define  FMC_PCR2_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
4257
4258 #define  FMC_PCR2_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit          */
4259
4260 #define  FMC_PCR2_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay)          */
4261 #define  FMC_PCR2_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
4262 #define  FMC_PCR2_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
4263 #define  FMC_PCR2_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
4264 #define  FMC_PCR2_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */
4265
4266 #define  FMC_PCR2_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay)           */
4267 #define  FMC_PCR2_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */
4268 #define  FMC_PCR2_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */
4269 #define  FMC_PCR2_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */
4270 #define  FMC_PCR2_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */
4271
4272 #define  FMC_PCR2_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[1:0] bits (ECC page size)           */
4273 #define  FMC_PCR2_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */
4274 #define  FMC_PCR2_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */
4275 #define  FMC_PCR2_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */
4276
4277 /******************  Bit definition for FMC_PCR3 register  *******************/
4278 #define  FMC_PCR3_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit                   */
4279 #define  FMC_PCR3_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */
4280 #define  FMC_PCR3_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type                               */
4281
4282 #define  FMC_PCR3_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */
4283 #define  FMC_PCR3_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
4284 #define  FMC_PCR3_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
4285
4286 #define  FMC_PCR3_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit          */
4287
4288 #define  FMC_PCR3_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay)          */
4289 #define  FMC_PCR3_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
4290 #define  FMC_PCR3_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
4291 #define  FMC_PCR3_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
4292 #define  FMC_PCR3_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */
4293
4294 #define  FMC_PCR3_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay)           */
4295 #define  FMC_PCR3_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */
4296 #define  FMC_PCR3_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */
4297 #define  FMC_PCR3_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */
4298 #define  FMC_PCR3_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */
4299
4300 #define  FMC_PCR3_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[2:0] bits (ECC page size)           */
4301 #define  FMC_PCR3_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */
4302 #define  FMC_PCR3_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */
4303 #define  FMC_PCR3_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */
4304
4305 /******************  Bit definition for FMC_PCR4 register  *******************/
4306 #define  FMC_PCR4_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit                   */
4307 #define  FMC_PCR4_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */
4308 #define  FMC_PCR4_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type                               */
4309
4310 #define  FMC_PCR4_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */
4311 #define  FMC_PCR4_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
4312 #define  FMC_PCR4_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
4313
4314 #define  FMC_PCR4_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit          */
4315
4316 #define  FMC_PCR4_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay)          */
4317 #define  FMC_PCR4_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
4318 #define  FMC_PCR4_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
4319 #define  FMC_PCR4_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
4320 #define  FMC_PCR4_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */
4321
4322 #define  FMC_PCR4_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay)           */
4323 #define  FMC_PCR4_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */
4324 #define  FMC_PCR4_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */
4325 #define  FMC_PCR4_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */
4326 #define  FMC_PCR4_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */
4327
4328 #define  FMC_PCR4_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[2:0] bits (ECC page size)           */
4329 #define  FMC_PCR4_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */
4330 #define  FMC_PCR4_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */
4331 #define  FMC_PCR4_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */
4332
4333 /*******************  Bit definition for FMC_SR2 register  *******************/
4334 #define  FMC_SR2_IRS                        ((uint32_t)0x01)               /*!<Interrupt Rising Edge status                */
4335 #define  FMC_SR2_ILS                        ((uint32_t)0x02)               /*!<Interrupt Level status                      */
4336 #define  FMC_SR2_IFS                        ((uint32_t)0x04)               /*!<Interrupt Falling Edge status               */
4337 #define  FMC_SR2_IREN                       ((uint32_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit  */
4338 #define  FMC_SR2_ILEN                       ((uint32_t)0x10)               /*!<Interrupt Level detection Enable bit        */
4339 #define  FMC_SR2_IFEN                       ((uint32_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */
4340 #define  FMC_SR2_FEMPT                      ((uint32_t)0x40)               /*!<FIFO empty                                  */
4341
4342 /*******************  Bit definition for FMC_SR3 register  *******************/
4343 #define  FMC_SR3_IRS                        ((uint32_t)0x01)               /*!<Interrupt Rising Edge status                */
4344 #define  FMC_SR3_ILS                        ((uint32_t)0x02)               /*!<Interrupt Level status                      */
4345 #define  FMC_SR3_IFS                        ((uint32_t)0x04)               /*!<Interrupt Falling Edge status               */
4346 #define  FMC_SR3_IREN                       ((uint32_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit  */
4347 #define  FMC_SR3_ILEN                       ((uint32_t)0x10)               /*!<Interrupt Level detection Enable bit        */
4348 #define  FMC_SR3_IFEN                       ((uint32_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */
4349 #define  FMC_SR3_FEMPT                      ((uint32_t)0x40)               /*!<FIFO empty                                  */
4350
4351 /*******************  Bit definition for FMC_SR4 register  *******************/
4352 #define  FMC_SR4_IRS                        ((uint32_t)0x01)               /*!<Interrupt Rising Edge status                */
4353 #define  FMC_SR4_ILS                        ((uint32_t)0x02)               /*!<Interrupt Level status                      */
4354 #define  FMC_SR4_IFS                        ((uint32_t)0x04)               /*!<Interrupt Falling Edge status               */
4355 #define  FMC_SR4_IREN                       ((uint32_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit  */
4356 #define  FMC_SR4_ILEN                       ((uint32_t)0x10)               /*!<Interrupt Level detection Enable bit        */
4357 #define  FMC_SR4_IFEN                       ((uint32_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */
4358 #define  FMC_SR4_FEMPT                      ((uint32_t)0x40)               /*!<FIFO empty                                  */
4359
4360 /******************  Bit definition for FMC_PMEM2 register  ******************/
4361 #define  FMC_PMEM2_MEMSET2                  ((uint32_t)0x000000FF)        /*!<MEMSET2[7:0] bits (Common memory 2 setup time) */
4362 #define  FMC_PMEM2_MEMSET2_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4363 #define  FMC_PMEM2_MEMSET2_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4364 #define  FMC_PMEM2_MEMSET2_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4365 #define  FMC_PMEM2_MEMSET2_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4366 #define  FMC_PMEM2_MEMSET2_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4367 #define  FMC_PMEM2_MEMSET2_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4368 #define  FMC_PMEM2_MEMSET2_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4369 #define  FMC_PMEM2_MEMSET2_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4370
4371 #define  FMC_PMEM2_MEMWAIT2                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT2[7:0] bits (Common memory 2 wait time) */
4372 #define  FMC_PMEM2_MEMWAIT2_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4373 #define  FMC_PMEM2_MEMWAIT2_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4374 #define  FMC_PMEM2_MEMWAIT2_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4375 #define  FMC_PMEM2_MEMWAIT2_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4376 #define  FMC_PMEM2_MEMWAIT2_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4377 #define  FMC_PMEM2_MEMWAIT2_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4378 #define  FMC_PMEM2_MEMWAIT2_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4379 #define  FMC_PMEM2_MEMWAIT2_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4380
4381 #define  FMC_PMEM2_MEMHOLD2                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD2[7:0] bits (Common memory 2 hold time) */
4382 #define  FMC_PMEM2_MEMHOLD2_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4383 #define  FMC_PMEM2_MEMHOLD2_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4384 #define  FMC_PMEM2_MEMHOLD2_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4385 #define  FMC_PMEM2_MEMHOLD2_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4386 #define  FMC_PMEM2_MEMHOLD2_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4387 #define  FMC_PMEM2_MEMHOLD2_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4388 #define  FMC_PMEM2_MEMHOLD2_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4389 #define  FMC_PMEM2_MEMHOLD2_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4390
4391 #define  FMC_PMEM2_MEMHIZ2                  ((uint32_t)0xFF000000)        /*!<MEMHIZ2[7:0] bits (Common memory 2 databus HiZ time) */
4392 #define  FMC_PMEM2_MEMHIZ2_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4393 #define  FMC_PMEM2_MEMHIZ2_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4394 #define  FMC_PMEM2_MEMHIZ2_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4395 #define  FMC_PMEM2_MEMHIZ2_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4396 #define  FMC_PMEM2_MEMHIZ2_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4397 #define  FMC_PMEM2_MEMHIZ2_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4398 #define  FMC_PMEM2_MEMHIZ2_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4399 #define  FMC_PMEM2_MEMHIZ2_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4400
4401 /******************  Bit definition for FMC_PMEM3 register  ******************/
4402 #define  FMC_PMEM3_MEMSET3                  ((uint32_t)0x000000FF)        /*!<MEMSET3[7:0] bits (Common memory 3 setup time) */
4403 #define  FMC_PMEM3_MEMSET3_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4404 #define  FMC_PMEM3_MEMSET3_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4405 #define  FMC_PMEM3_MEMSET3_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4406 #define  FMC_PMEM3_MEMSET3_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4407 #define  FMC_PMEM3_MEMSET3_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4408 #define  FMC_PMEM3_MEMSET3_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4409 #define  FMC_PMEM3_MEMSET3_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4410 #define  FMC_PMEM3_MEMSET3_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4411
4412 #define  FMC_PMEM3_MEMWAIT3                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT3[7:0] bits (Common memory 3 wait time) */
4413 #define  FMC_PMEM3_MEMWAIT3_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4414 #define  FMC_PMEM3_MEMWAIT3_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4415 #define  FMC_PMEM3_MEMWAIT3_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4416 #define  FMC_PMEM3_MEMWAIT3_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4417 #define  FMC_PMEM3_MEMWAIT3_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4418 #define  FMC_PMEM3_MEMWAIT3_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4419 #define  FMC_PMEM3_MEMWAIT3_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4420 #define  FMC_PMEM3_MEMWAIT3_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4421
4422 #define  FMC_PMEM3_MEMHOLD3                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD3[7:0] bits (Common memory 3 hold time) */
4423 #define  FMC_PMEM3_MEMHOLD3_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4424 #define  FMC_PMEM3_MEMHOLD3_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4425 #define  FMC_PMEM3_MEMHOLD3_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4426 #define  FMC_PMEM3_MEMHOLD3_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4427 #define  FMC_PMEM3_MEMHOLD3_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4428 #define  FMC_PMEM3_MEMHOLD3_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4429 #define  FMC_PMEM3_MEMHOLD3_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4430 #define  FMC_PMEM3_MEMHOLD3_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4431
4432 #define  FMC_PMEM3_MEMHIZ3                  ((uint32_t)0xFF000000)        /*!<MEMHIZ3[7:0] bits (Common memory 3 databus HiZ time) */
4433 #define  FMC_PMEM3_MEMHIZ3_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4434 #define  FMC_PMEM3_MEMHIZ3_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4435 #define  FMC_PMEM3_MEMHIZ3_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4436 #define  FMC_PMEM3_MEMHIZ3_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4437 #define  FMC_PMEM3_MEMHIZ3_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4438 #define  FMC_PMEM3_MEMHIZ3_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4439 #define  FMC_PMEM3_MEMHIZ3_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4440 #define  FMC_PMEM3_MEMHIZ3_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4441
4442 /******************  Bit definition for FMC_PMEM4 register  ******************/
4443 #define  FMC_PMEM4_MEMSET4                  ((uint32_t)0x000000FF)        /*!<MEMSET4[7:0] bits (Common memory 4 setup time) */
4444 #define  FMC_PMEM4_MEMSET4_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4445 #define  FMC_PMEM4_MEMSET4_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4446 #define  FMC_PMEM4_MEMSET4_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4447 #define  FMC_PMEM4_MEMSET4_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4448 #define  FMC_PMEM4_MEMSET4_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4449 #define  FMC_PMEM4_MEMSET4_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4450 #define  FMC_PMEM4_MEMSET4_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4451 #define  FMC_PMEM4_MEMSET4_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4452
4453 #define  FMC_PMEM4_MEMWAIT4                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT4[7:0] bits (Common memory 4 wait time) */
4454 #define  FMC_PMEM4_MEMWAIT4_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4455 #define  FMC_PMEM4_MEMWAIT4_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4456 #define  FMC_PMEM4_MEMWAIT4_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4457 #define  FMC_PMEM4_MEMWAIT4_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4458 #define  FMC_PMEM4_MEMWAIT4_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4459 #define  FMC_PMEM4_MEMWAIT4_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4460 #define  FMC_PMEM4_MEMWAIT4_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4461 #define  FMC_PMEM4_MEMWAIT4_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4462
4463 #define  FMC_PMEM4_MEMHOLD4                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD4[7:0] bits (Common memory 4 hold time) */
4464 #define  FMC_PMEM4_MEMHOLD4_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4465 #define  FMC_PMEM4_MEMHOLD4_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4466 #define  FMC_PMEM4_MEMHOLD4_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4467 #define  FMC_PMEM4_MEMHOLD4_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4468 #define  FMC_PMEM4_MEMHOLD4_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4469 #define  FMC_PMEM4_MEMHOLD4_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4470 #define  FMC_PMEM4_MEMHOLD4_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4471 #define  FMC_PMEM4_MEMHOLD4_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4472
4473 #define  FMC_PMEM4_MEMHIZ4                  ((uint32_t)0xFF000000)        /*!<MEMHIZ4[7:0] bits (Common memory 4 databus HiZ time) */
4474 #define  FMC_PMEM4_MEMHIZ4_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4475 #define  FMC_PMEM4_MEMHIZ4_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4476 #define  FMC_PMEM4_MEMHIZ4_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4477 #define  FMC_PMEM4_MEMHIZ4_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4478 #define  FMC_PMEM4_MEMHIZ4_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4479 #define  FMC_PMEM4_MEMHIZ4_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4480 #define  FMC_PMEM4_MEMHIZ4_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4481 #define  FMC_PMEM4_MEMHIZ4_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4482
4483 /******************  Bit definition for FMC_PATT2 register  ******************/
4484 #define  FMC_PATT2_ATTSET2                  ((uint32_t)0x000000FF)        /*!<ATTSET2[7:0] bits (Attribute memory 2 setup time) */
4485 #define  FMC_PATT2_ATTSET2_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4486 #define  FMC_PATT2_ATTSET2_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4487 #define  FMC_PATT2_ATTSET2_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4488 #define  FMC_PATT2_ATTSET2_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4489 #define  FMC_PATT2_ATTSET2_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4490 #define  FMC_PATT2_ATTSET2_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4491 #define  FMC_PATT2_ATTSET2_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4492 #define  FMC_PATT2_ATTSET2_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4493
4494 #define  FMC_PATT2_ATTWAIT2                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT2[7:0] bits (Attribute memory 2 wait time) */
4495 #define  FMC_PATT2_ATTWAIT2_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4496 #define  FMC_PATT2_ATTWAIT2_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4497 #define  FMC_PATT2_ATTWAIT2_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4498 #define  FMC_PATT2_ATTWAIT2_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4499 #define  FMC_PATT2_ATTWAIT2_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4500 #define  FMC_PATT2_ATTWAIT2_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4501 #define  FMC_PATT2_ATTWAIT2_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4502 #define  FMC_PATT2_ATTWAIT2_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4503
4504 #define  FMC_PATT2_ATTHOLD2                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD2[7:0] bits (Attribute memory 2 hold time) */
4505 #define  FMC_PATT2_ATTHOLD2_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4506 #define  FMC_PATT2_ATTHOLD2_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4507 #define  FMC_PATT2_ATTHOLD2_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4508 #define  FMC_PATT2_ATTHOLD2_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4509 #define  FMC_PATT2_ATTHOLD2_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4510 #define  FMC_PATT2_ATTHOLD2_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4511 #define  FMC_PATT2_ATTHOLD2_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4512 #define  FMC_PATT2_ATTHOLD2_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4513
4514 #define  FMC_PATT2_ATTHIZ2                  ((uint32_t)0xFF000000)        /*!<ATTHIZ2[7:0] bits (Attribute memory 2 databus HiZ time) */
4515 #define  FMC_PATT2_ATTHIZ2_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4516 #define  FMC_PATT2_ATTHIZ2_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4517 #define  FMC_PATT2_ATTHIZ2_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4518 #define  FMC_PATT2_ATTHIZ2_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4519 #define  FMC_PATT2_ATTHIZ2_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4520 #define  FMC_PATT2_ATTHIZ2_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4521 #define  FMC_PATT2_ATTHIZ2_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4522 #define  FMC_PATT2_ATTHIZ2_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4523
4524 /******************  Bit definition for FMC_PATT3 register  ******************/
4525 #define  FMC_PATT3_ATTSET3                  ((uint32_t)0x000000FF)        /*!<ATTSET3[7:0] bits (Attribute memory 3 setup time) */
4526 #define  FMC_PATT3_ATTSET3_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4527 #define  FMC_PATT3_ATTSET3_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4528 #define  FMC_PATT3_ATTSET3_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4529 #define  FMC_PATT3_ATTSET3_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4530 #define  FMC_PATT3_ATTSET3_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4531 #define  FMC_PATT3_ATTSET3_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4532 #define  FMC_PATT3_ATTSET3_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4533 #define  FMC_PATT3_ATTSET3_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4534
4535 #define  FMC_PATT3_ATTWAIT3                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT3[7:0] bits (Attribute memory 3 wait time) */
4536 #define  FMC_PATT3_ATTWAIT3_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4537 #define  FMC_PATT3_ATTWAIT3_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4538 #define  FMC_PATT3_ATTWAIT3_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4539 #define  FMC_PATT3_ATTWAIT3_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4540 #define  FMC_PATT3_ATTWAIT3_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4541 #define  FMC_PATT3_ATTWAIT3_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4542 #define  FMC_PATT3_ATTWAIT3_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4543 #define  FMC_PATT3_ATTWAIT3_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4544
4545 #define  FMC_PATT3_ATTHOLD3                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD3[7:0] bits (Attribute memory 3 hold time) */
4546 #define  FMC_PATT3_ATTHOLD3_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4547 #define  FMC_PATT3_ATTHOLD3_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4548 #define  FMC_PATT3_ATTHOLD3_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4549 #define  FMC_PATT3_ATTHOLD3_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4550 #define  FMC_PATT3_ATTHOLD3_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4551 #define  FMC_PATT3_ATTHOLD3_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4552 #define  FMC_PATT3_ATTHOLD3_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4553 #define  FMC_PATT3_ATTHOLD3_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4554
4555 #define  FMC_PATT3_ATTHIZ3                  ((uint32_t)0xFF000000)        /*!<ATTHIZ3[7:0] bits (Attribute memory 3 databus HiZ time) */
4556 #define  FMC_PATT3_ATTHIZ3_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4557 #define  FMC_PATT3_ATTHIZ3_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4558 #define  FMC_PATT3_ATTHIZ3_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4559 #define  FMC_PATT3_ATTHIZ3_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4560 #define  FMC_PATT3_ATTHIZ3_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4561 #define  FMC_PATT3_ATTHIZ3_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4562 #define  FMC_PATT3_ATTHIZ3_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4563 #define  FMC_PATT3_ATTHIZ3_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4564
4565 /******************  Bit definition for FMC_PATT4 register  ******************/
4566 #define  FMC_PATT4_ATTSET4                  ((uint32_t)0x000000FF)        /*!<ATTSET4[7:0] bits (Attribute memory 4 setup time) */
4567 #define  FMC_PATT4_ATTSET4_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4568 #define  FMC_PATT4_ATTSET4_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4569 #define  FMC_PATT4_ATTSET4_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4570 #define  FMC_PATT4_ATTSET4_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4571 #define  FMC_PATT4_ATTSET4_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4572 #define  FMC_PATT4_ATTSET4_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4573 #define  FMC_PATT4_ATTSET4_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4574 #define  FMC_PATT4_ATTSET4_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4575
4576 #define  FMC_PATT4_ATTWAIT4                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT4[7:0] bits (Attribute memory 4 wait time) */
4577 #define  FMC_PATT4_ATTWAIT4_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4578 #define  FMC_PATT4_ATTWAIT4_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4579 #define  FMC_PATT4_ATTWAIT4_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4580 #define  FMC_PATT4_ATTWAIT4_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4581 #define  FMC_PATT4_ATTWAIT4_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4582 #define  FMC_PATT4_ATTWAIT4_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4583 #define  FMC_PATT4_ATTWAIT4_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4584 #define  FMC_PATT4_ATTWAIT4_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4585
4586 #define  FMC_PATT4_ATTHOLD4                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD4[7:0] bits (Attribute memory 4 hold time) */
4587 #define  FMC_PATT4_ATTHOLD4_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4588 #define  FMC_PATT4_ATTHOLD4_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4589 #define  FMC_PATT4_ATTHOLD4_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4590 #define  FMC_PATT4_ATTHOLD4_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4591 #define  FMC_PATT4_ATTHOLD4_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4592 #define  FMC_PATT4_ATTHOLD4_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4593 #define  FMC_PATT4_ATTHOLD4_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4594 #define  FMC_PATT4_ATTHOLD4_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4595
4596 #define  FMC_PATT4_ATTHIZ4                  ((uint32_t)0xFF000000)        /*!<ATTHIZ4[7:0] bits (Attribute memory 4 databus HiZ time) */
4597 #define  FMC_PATT4_ATTHIZ4_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4598 #define  FMC_PATT4_ATTHIZ4_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4599 #define  FMC_PATT4_ATTHIZ4_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4600 #define  FMC_PATT4_ATTHIZ4_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4601 #define  FMC_PATT4_ATTHIZ4_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4602 #define  FMC_PATT4_ATTHIZ4_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4603 #define  FMC_PATT4_ATTHIZ4_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4604 #define  FMC_PATT4_ATTHIZ4_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4605
4606 /******************  Bit definition for FMC_PIO4 register  *******************/
4607 #define  FMC_PIO4_IOSET4                    ((uint32_t)0x000000FF)        /*!<IOSET4[7:0] bits (I/O 4 setup time) */
4608 #define  FMC_PIO4_IOSET4_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
4609 #define  FMC_PIO4_IOSET4_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
4610 #define  FMC_PIO4_IOSET4_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
4611 #define  FMC_PIO4_IOSET4_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
4612 #define  FMC_PIO4_IOSET4_4                  ((uint32_t)0x00000010)        /*!<Bit 4 */
4613 #define  FMC_PIO4_IOSET4_5                  ((uint32_t)0x00000020)        /*!<Bit 5 */
4614 #define  FMC_PIO4_IOSET4_6                  ((uint32_t)0x00000040)        /*!<Bit 6 */
4615 #define  FMC_PIO4_IOSET4_7                  ((uint32_t)0x00000080)        /*!<Bit 7 */
4616
4617 #define  FMC_PIO4_IOWAIT4                   ((uint32_t)0x0000FF00)        /*!<IOWAIT4[7:0] bits (I/O 4 wait time) */
4618 #define  FMC_PIO4_IOWAIT4_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
4619 #define  FMC_PIO4_IOWAIT4_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
4620 #define  FMC_PIO4_IOWAIT4_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
4621 #define  FMC_PIO4_IOWAIT4_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
4622 #define  FMC_PIO4_IOWAIT4_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */
4623 #define  FMC_PIO4_IOWAIT4_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */
4624 #define  FMC_PIO4_IOWAIT4_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */
4625 #define  FMC_PIO4_IOWAIT4_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */
4626
4627 #define  FMC_PIO4_IOHOLD4                   ((uint32_t)0x00FF0000)        /*!<IOHOLD4[7:0] bits (I/O 4 hold time) */
4628 #define  FMC_PIO4_IOHOLD4_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
4629 #define  FMC_PIO4_IOHOLD4_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
4630 #define  FMC_PIO4_IOHOLD4_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
4631 #define  FMC_PIO4_IOHOLD4_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
4632 #define  FMC_PIO4_IOHOLD4_4                 ((uint32_t)0x00100000)        /*!<Bit 4 */
4633 #define  FMC_PIO4_IOHOLD4_5                 ((uint32_t)0x00200000)        /*!<Bit 5 */
4634 #define  FMC_PIO4_IOHOLD4_6                 ((uint32_t)0x00400000)        /*!<Bit 6 */
4635 #define  FMC_PIO4_IOHOLD4_7                 ((uint32_t)0x00800000)        /*!<Bit 7 */
4636
4637 #define  FMC_PIO4_IOHIZ4                    ((uint32_t)0xFF000000)        /*!<IOHIZ4[7:0] bits (I/O 4 databus HiZ time) */
4638 #define  FMC_PIO4_IOHIZ4_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
4639 #define  FMC_PIO4_IOHIZ4_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
4640 #define  FMC_PIO4_IOHIZ4_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
4641 #define  FMC_PIO4_IOHIZ4_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
4642 #define  FMC_PIO4_IOHIZ4_4                  ((uint32_t)0x10000000)        /*!<Bit 4 */
4643 #define  FMC_PIO4_IOHIZ4_5                  ((uint32_t)0x20000000)        /*!<Bit 5 */
4644 #define  FMC_PIO4_IOHIZ4_6                  ((uint32_t)0x40000000)        /*!<Bit 6 */
4645 #define  FMC_PIO4_IOHIZ4_7                  ((uint32_t)0x80000000)        /*!<Bit 7 */
4646
4647 /******************  Bit definition for FMC_ECCR2 register  ******************/
4648 #define  FMC_ECCR2_ECC2                     ((uint32_t)0xFFFFFFFF)        /*!<ECC result */
4649
4650 /******************  Bit definition for FMC_ECCR3 register  ******************/
4651 #define  FMC_ECCR3_ECC3                     ((uint32_t)0xFFFFFFFF)        /*!<ECC result */
4652
4653 /******************  Bit definition for FMC_SDCR1 register  ******************/
4654 #define  FMC_SDCR1_NC                       ((uint32_t)0x00000003)        /*!<NC[1:0] bits (Number of column bits) */
4655 #define  FMC_SDCR1_NC_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
4656 #define  FMC_SDCR1_NC_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
4657
4658 #define  FMC_SDCR1_NR                       ((uint32_t)0x0000000C)        /*!<NR[1:0] bits (Number of row bits) */
4659 #define  FMC_SDCR1_NR_0                     ((uint32_t)0x00000004)        /*!<Bit 0 */
4660 #define  FMC_SDCR1_NR_1                     ((uint32_t)0x00000008)        /*!<Bit 1 */
4661
4662 #define  FMC_SDCR1_MWID                     ((uint32_t)0x00000030)        /*!<NR[1:0] bits (Number of row bits) */
4663 #define  FMC_SDCR1_MWID_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */
4664 #define  FMC_SDCR1_MWID_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */
4665
4666 #define  FMC_SDCR1_NB                       ((uint32_t)0x00000040)        /*!<Number of internal bank */
4667
4668 #define  FMC_SDCR1_CAS                      ((uint32_t)0x00000180)        /*!<CAS[1:0] bits (CAS latency) */
4669 #define  FMC_SDCR1_CAS_0                    ((uint32_t)0x00000080)        /*!<Bit 0 */
4670 #define  FMC_SDCR1_CAS_1                    ((uint32_t)0x00000100)        /*!<Bit 1 */
4671
4672 #define  FMC_SDCR1_WP                       ((uint32_t)0x00000200)        /*!<Write protection */
4673
4674 #define  FMC_SDCR1_SDCLK                    ((uint32_t)0x00000C00)        /*!<SDRAM clock configuration */
4675 #define  FMC_SDCR1_SDCLK_0                  ((uint32_t)0x00000400)        /*!<Bit 0 */
4676 #define  FMC_SDCR1_SDCLK_1                  ((uint32_t)0x00000800)        /*!<Bit 1 */
4677
4678 #define  FMC_SDCR1_RBURST                   ((uint32_t)0x00001000)        /*!<Read burst */
4679
4680 #define  FMC_SDCR1_RPIPE                    ((uint32_t)0x00006000)        /*!<Write protection */
4681 #define  FMC_SDCR1_RPIPE_0                  ((uint32_t)0x00002000)        /*!<Bit 0 */
4682 #define  FMC_SDCR1_RPIPE_1                  ((uint32_t)0x00004000)        /*!<Bit 1 */
4683
4684 /******************  Bit definition for FMC_SDCR2 register  ******************/
4685 #define  FMC_SDCR2_NC                       ((uint32_t)0x00000003)        /*!<NC[1:0] bits (Number of column bits) */
4686 #define  FMC_SDCR2_NC_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
4687 #define  FMC_SDCR2_NC_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
4688
4689 #define  FMC_SDCR2_NR                       ((uint32_t)0x0000000C)        /*!<NR[1:0] bits (Number of row bits) */
4690 #define  FMC_SDCR2_NR_0                     ((uint32_t)0x00000004)        /*!<Bit 0 */
4691 #define  FMC_SDCR2_NR_1                     ((uint32_t)0x00000008)        /*!<Bit 1 */
4692
4693 #define  FMC_SDCR2_MWID                     ((uint32_t)0x00000030)        /*!<NR[1:0] bits (Number of row bits) */
4694 #define  FMC_SDCR2_MWID_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */
4695 #define  FMC_SDCR2_MWID_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */
4696
4697 #define  FMC_SDCR2_NB                       ((uint32_t)0x00000040)        /*!<Number of internal bank */
4698
4699 #define  FMC_SDCR2_CAS                      ((uint32_t)0x00000180)        /*!<CAS[1:0] bits (CAS latency) */
4700 #define  FMC_SDCR2_CAS_0                    ((uint32_t)0x00000080)        /*!<Bit 0 */
4701 #define  FMC_SDCR2_CAS_1                    ((uint32_t)0x00000100)        /*!<Bit 1 */
4702
4703 #define  FMC_SDCR2_WP                       ((uint32_t)0x00000200)        /*!<Write protection */
4704
4705 #define  FMC_SDCR2_SDCLK                    ((uint32_t)0x00000C00)        /*!<SDCLK[1:0] (SDRAM clock configuration) */
4706 #define  FMC_SDCR2_SDCLK_0                  ((uint32_t)0x00000400)        /*!<Bit 0 */
4707 #define  FMC_SDCR2_SDCLK_1                  ((uint32_t)0x00000800)        /*!<Bit 1 */
4708
4709 #define  FMC_SDCR2_RBURST                   ((uint32_t)0x00001000)        /*!<Read burst */
4710
4711 #define  FMC_SDCR2_RPIPE                    ((uint32_t)0x00006000)        /*!<RPIPE[1:0](Read pipe) */
4712 #define  FMC_SDCR2_RPIPE_0                  ((uint32_t)0x00002000)        /*!<Bit 0 */
4713 #define  FMC_SDCR2_RPIPE_1                  ((uint32_t)0x00004000)        /*!<Bit 1 */
4714
4715 /******************  Bit definition for FMC_SDTR1 register  ******************/
4716 #define  FMC_SDTR1_TMRD                     ((uint32_t)0x0000000F)        /*!<TMRD[3:0] bits (Load mode register to active) */
4717 #define  FMC_SDTR1_TMRD_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */
4718 #define  FMC_SDTR1_TMRD_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */
4719 #define  FMC_SDTR1_TMRD_2                   ((uint32_t)0x00000004)        /*!<Bit 2 */
4720 #define  FMC_SDTR1_TMRD_3                   ((uint32_t)0x00000008)        /*!<Bit 3 */
4721
4722 #define  FMC_SDTR1_TXSR                     ((uint32_t)0x000000F0)        /*!<TXSR[3:0] bits (Exit self refresh) */
4723 #define  FMC_SDTR1_TXSR_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */
4724 #define  FMC_SDTR1_TXSR_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */
4725 #define  FMC_SDTR1_TXSR_2                   ((uint32_t)0x00000040)        /*!<Bit 2 */
4726 #define  FMC_SDTR1_TXSR_3                   ((uint32_t)0x00000080)        /*!<Bit 3 */
4727
4728 #define  FMC_SDTR1_TRAS                     ((uint32_t)0x00000F00)        /*!<TRAS[3:0] bits (Self refresh time) */
4729 #define  FMC_SDTR1_TRAS_0                   ((uint32_t)0x00000100)        /*!<Bit 0 */
4730 #define  FMC_SDTR1_TRAS_1                   ((uint32_t)0x00000200)        /*!<Bit 1 */
4731 #define  FMC_SDTR1_TRAS_2                   ((uint32_t)0x00000400)        /*!<Bit 2 */
4732 #define  FMC_SDTR1_TRAS_3                   ((uint32_t)0x00000800)        /*!<Bit 3 */
4733
4734 #define  FMC_SDTR1_TRC                      ((uint32_t)0x0000F000)        /*!<TRC[2:0] bits (Row cycle delay) */
4735 #define  FMC_SDTR1_TRC_0                    ((uint32_t)0x00001000)        /*!<Bit 0 */
4736 #define  FMC_SDTR1_TRC_1                    ((uint32_t)0x00002000)        /*!<Bit 1 */
4737 #define  FMC_SDTR1_TRC_2                    ((uint32_t)0x00004000)        /*!<Bit 2 */
4738
4739 #define  FMC_SDTR1_TWR                      ((uint32_t)0x000F0000)        /*!<TRC[2:0] bits (Write recovery delay) */
4740 #define  FMC_SDTR1_TWR_0                    ((uint32_t)0x00010000)        /*!<Bit 0 */
4741 #define  FMC_SDTR1_TWR_1                    ((uint32_t)0x00020000)        /*!<Bit 1 */
4742 #define  FMC_SDTR1_TWR_2                    ((uint32_t)0x00040000)        /*!<Bit 2 */
4743
4744 #define  FMC_SDTR1_TRP                      ((uint32_t)0x00F00000)        /*!<TRP[2:0] bits (Row precharge delay) */
4745 #define  FMC_SDTR1_TRP_0                    ((uint32_t)0x00100000)        /*!<Bit 0 */
4746 #define  FMC_SDTR1_TRP_1                    ((uint32_t)0x00200000)        /*!<Bit 1 */
4747 #define  FMC_SDTR1_TRP_2                    ((uint32_t)0x00400000)        /*!<Bit 2 */
4748
4749 #define  FMC_SDTR1_TRCD                     ((uint32_t)0x0F000000)        /*!<TRP[2:0] bits (Row to column delay) */
4750 #define  FMC_SDTR1_TRCD_0                   ((uint32_t)0x01000000)        /*!<Bit 0 */
4751 #define  FMC_SDTR1_TRCD_1                   ((uint32_t)0x02000000)        /*!<Bit 1 */
4752 #define  FMC_SDTR1_TRCD_2                   ((uint32_t)0x04000000)        /*!<Bit 2 */
4753
4754 /******************  Bit definition for FMC_SDTR2 register  ******************/
4755 #define  FMC_SDTR2_TMRD                     ((uint32_t)0x0000000F)        /*!<TMRD[3:0] bits (Load mode register to active) */
4756 #define  FMC_SDTR2_TMRD_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */
4757 #define  FMC_SDTR2_TMRD_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */
4758 #define  FMC_SDTR2_TMRD_2                   ((uint32_t)0x00000004)        /*!<Bit 2 */
4759 #define  FMC_SDTR2_TMRD_3                   ((uint32_t)0x00000008)        /*!<Bit 3 */
4760
4761 #define  FMC_SDTR2_TXSR                     ((uint32_t)0x000000F0)        /*!<TXSR[3:0] bits (Exit self refresh) */
4762 #define  FMC_SDTR2_TXSR_0                   ((uint32_t)0x00000010)        /*!<Bit 0 */
4763 #define  FMC_SDTR2_TXSR_1                   ((uint32_t)0x00000020)        /*!<Bit 1 */
4764 #define  FMC_SDTR2_TXSR_2                   ((uint32_t)0x00000040)        /*!<Bit 2 */
4765 #define  FMC_SDTR2_TXSR_3                   ((uint32_t)0x00000080)        /*!<Bit 3 */
4766
4767 #define  FMC_SDTR2_TRAS                     ((uint32_t)0x00000F00)        /*!<TRAS[3:0] bits (Self refresh time) */
4768 #define  FMC_SDTR2_TRAS_0                   ((uint32_t)0x00000100)        /*!<Bit 0 */
4769 #define  FMC_SDTR2_TRAS_1                   ((uint32_t)0x00000200)        /*!<Bit 1 */
4770 #define  FMC_SDTR2_TRAS_2                   ((uint32_t)0x00000400)        /*!<Bit 2 */
4771 #define  FMC_SDTR2_TRAS_3                   ((uint32_t)0x00000800)        /*!<Bit 3 */
4772
4773 #define  FMC_SDTR2_TRC                      ((uint32_t)0x0000F000)        /*!<TRC[2:0] bits (Row cycle delay) */
4774 #define  FMC_SDTR2_TRC_0                    ((uint32_t)0x00001000)        /*!<Bit 0 */
4775 #define  FMC_SDTR2_TRC_1                    ((uint32_t)0x00002000)        /*!<Bit 1 */
4776 #define  FMC_SDTR2_TRC_2                    ((uint32_t)0x00004000)        /*!<Bit 2 */
4777
4778 #define  FMC_SDTR2_TWR                      ((uint32_t)0x000F0000)        /*!<TRC[2:0] bits (Write recovery delay) */
4779 #define  FMC_SDTR2_TWR_0                    ((uint32_t)0x00010000)        /*!<Bit 0 */
4780 #define  FMC_SDTR2_TWR_1                    ((uint32_t)0x00020000)        /*!<Bit 1 */
4781 #define  FMC_SDTR2_TWR_2                    ((uint32_t)0x00040000)        /*!<Bit 2 */
4782
4783 #define  FMC_SDTR2_TRP                      ((uint32_t)0x00F00000)        /*!<TRP[2:0] bits (Row precharge delay) */
4784 #define  FMC_SDTR2_TRP_0                    ((uint32_t)0x00100000)        /*!<Bit 0 */
4785 #define  FMC_SDTR2_TRP_1                    ((uint32_t)0x00200000)        /*!<Bit 1 */
4786 #define  FMC_SDTR2_TRP_2                    ((uint32_t)0x00400000)        /*!<Bit 2 */
4787
4788 #define  FMC_SDTR2_TRCD                     ((uint32_t)0x0F000000)        /*!<TRP[2:0] bits (Row to column delay) */
4789 #define  FMC_SDTR2_TRCD_0                   ((uint32_t)0x01000000)        /*!<Bit 0 */
4790 #define  FMC_SDTR2_TRCD_1                   ((uint32_t)0x02000000)        /*!<Bit 1 */
4791 #define  FMC_SDTR2_TRCD_2                   ((uint32_t)0x04000000)        /*!<Bit 2 */
4792
4793 /******************  Bit definition for FMC_SDCMR register  ******************/
4794 #define  FMC_SDCMR_MODE                     ((uint32_t)0x00000007)        /*!<MODE[2:0] bits (Command mode) */
4795 #define  FMC_SDCMR_MODE_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */
4796 #define  FMC_SDCMR_MODE_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */
4797 #define  FMC_SDCMR_MODE_2                   ((uint32_t)0x00000003)        /*!<Bit 2 */
4798
4799 #define  FMC_SDCMR_CTB2                     ((uint32_t)0x00000008)        /*!<Command target 2 */
4800
4801 #define  FMC_SDCMR_CTB1                     ((uint32_t)0x00000010)        /*!<Command target 1 */
4802
4803 #define  FMC_SDCMR_NRFS                     ((uint32_t)0x000001E0)        /*!<NRFS[3:0] bits (Number of auto-refresh) */
4804 #define  FMC_SDCMR_NRFS_0                   ((uint32_t)0x00000020)        /*!<Bit 0 */
4805 #define  FMC_SDCMR_NRFS_1                   ((uint32_t)0x00000040)        /*!<Bit 1 */
4806 #define  FMC_SDCMR_NRFS_2                   ((uint32_t)0x00000080)        /*!<Bit 2 */
4807 #define  FMC_SDCMR_NRFS_3                   ((uint32_t)0x00000100)        /*!<Bit 3 */
4808
4809 #define  FMC_SDCMR_MRD                      ((uint32_t)0x003FFE00)        /*!<MRD[12:0] bits (Mode register definition) */
4810
4811 /******************  Bit definition for FMC_SDRTR register  ******************/
4812 #define  FMC_SDRTR_CRE                      ((uint32_t)0x00000001)        /*!<Clear refresh error flag */
4813
4814 #define  FMC_SDRTR_COUNT                    ((uint32_t)0x00003FFE)        /*!<COUNT[12:0] bits (Refresh timer count) */
4815
4816 #define  FMC_SDRTR_REIE                     ((uint32_t)0x00004000)        /*!<RES interupt enable */
4817
4818 /******************  Bit definition for FMC_SDSR register  ******************/
4819 #define  FMC_SDSR_RE                        ((uint32_t)0x00000001)        /*!<Refresh error flag */
4820
4821 #define  FMC_SDSR_MODES1                    ((uint32_t)0x00000006)        /*!<MODES1[1:0]bits (Status mode for bank 1) */
4822 #define  FMC_SDSR_MODES1_0                  ((uint32_t)0x00000002)        /*!<Bit 0 */
4823 #define  FMC_SDSR_MODES1_1                  ((uint32_t)0x00000004)        /*!<Bit 1 */
4824
4825 #define  FMC_SDSR_MODES2                    ((uint32_t)0x00000018)        /*!<MODES2[1:0]bits (Status mode for bank 2) */
4826 #define  FMC_SDSR_MODES2_0                  ((uint32_t)0x00000008)        /*!<Bit 0 */
4827 #define  FMC_SDSR_MODES2_1                  ((uint32_t)0x00000010)        /*!<Bit 1 */
4828 #define  FMC_SDSR_BUSY                      ((uint32_t)0x00000020)        /*!<Busy status */
4829
4830
4831
4832 /******************************************************************************/
4833 /*                                                                            */
4834 /*                            General Purpose I/O                             */
4835 /*                                                                            */
4836 /******************************************************************************/
4837 /******************  Bits definition for GPIO_MODER register  *****************/
4838 #define GPIO_MODER_MODER0                    ((uint32_t)0x00000003)
4839 #define GPIO_MODER_MODER0_0                  ((uint32_t)0x00000001)
4840 #define GPIO_MODER_MODER0_1                  ((uint32_t)0x00000002)
4841
4842 #define GPIO_MODER_MODER1                    ((uint32_t)0x0000000C)
4843 #define GPIO_MODER_MODER1_0                  ((uint32_t)0x00000004)
4844 #define GPIO_MODER_MODER1_1                  ((uint32_t)0x00000008)
4845
4846 #define GPIO_MODER_MODER2                    ((uint32_t)0x00000030)
4847 #define GPIO_MODER_MODER2_0                  ((uint32_t)0x00000010)
4848 #define GPIO_MODER_MODER2_1                  ((uint32_t)0x00000020)
4849
4850 #define GPIO_MODER_MODER3                    ((uint32_t)0x000000C0)
4851 #define GPIO_MODER_MODER3_0                  ((uint32_t)0x00000040)
4852 #define GPIO_MODER_MODER3_1                  ((uint32_t)0x00000080)
4853
4854 #define GPIO_MODER_MODER4                    ((uint32_t)0x00000300)
4855 #define GPIO_MODER_MODER4_0                  ((uint32_t)0x00000100)
4856 #define GPIO_MODER_MODER4_1                  ((uint32_t)0x00000200)
4857
4858 #define GPIO_MODER_MODER5                    ((uint32_t)0x00000C00)
4859 #define GPIO_MODER_MODER5_0                  ((uint32_t)0x00000400)
4860 #define GPIO_MODER_MODER5_1                  ((uint32_t)0x00000800)
4861
4862 #define GPIO_MODER_MODER6                    ((uint32_t)0x00003000)
4863 #define GPIO_MODER_MODER6_0                  ((uint32_t)0x00001000)
4864 #define GPIO_MODER_MODER6_1                  ((uint32_t)0x00002000)
4865
4866 #define GPIO_MODER_MODER7                    ((uint32_t)0x0000C000)
4867 #define GPIO_MODER_MODER7_0                  ((uint32_t)0x00004000)
4868 #define GPIO_MODER_MODER7_1                  ((uint32_t)0x00008000)
4869
4870 #define GPIO_MODER_MODER8                    ((uint32_t)0x00030000)
4871 #define GPIO_MODER_MODER8_0                  ((uint32_t)0x00010000)
4872 #define GPIO_MODER_MODER8_1                  ((uint32_t)0x00020000)
4873
4874 #define GPIO_MODER_MODER9                    ((uint32_t)0x000C0000)
4875 #define GPIO_MODER_MODER9_0                  ((uint32_t)0x00040000)
4876 #define GPIO_MODER_MODER9_1                  ((uint32_t)0x00080000)
4877
4878 #define GPIO_MODER_MODER10                   ((uint32_t)0x00300000)
4879 #define GPIO_MODER_MODER10_0                 ((uint32_t)0x00100000)
4880 #define GPIO_MODER_MODER10_1                 ((uint32_t)0x00200000)
4881
4882 #define GPIO_MODER_MODER11                   ((uint32_t)0x00C00000)
4883 #define GPIO_MODER_MODER11_0                 ((uint32_t)0x00400000)
4884 #define GPIO_MODER_MODER11_1                 ((uint32_t)0x00800000)
4885
4886 #define GPIO_MODER_MODER12                   ((uint32_t)0x03000000)
4887 #define GPIO_MODER_MODER12_0                 ((uint32_t)0x01000000)
4888 #define GPIO_MODER_MODER12_1                 ((uint32_t)0x02000000)
4889
4890 #define GPIO_MODER_MODER13                   ((uint32_t)0x0C000000)
4891 #define GPIO_MODER_MODER13_0                 ((uint32_t)0x04000000)
4892 #define GPIO_MODER_MODER13_1                 ((uint32_t)0x08000000)
4893
4894 #define GPIO_MODER_MODER14                   ((uint32_t)0x30000000)
4895 #define GPIO_MODER_MODER14_0                 ((uint32_t)0x10000000)
4896 #define GPIO_MODER_MODER14_1                 ((uint32_t)0x20000000)
4897
4898 #define GPIO_MODER_MODER15                   ((uint32_t)0xC0000000)
4899 #define GPIO_MODER_MODER15_0                 ((uint32_t)0x40000000)
4900 #define GPIO_MODER_MODER15_1                 ((uint32_t)0x80000000)
4901
4902 /******************  Bits definition for GPIO_OTYPER register  ****************/
4903 #define GPIO_OTYPER_OT_0                     ((uint32_t)0x00000001)
4904 #define GPIO_OTYPER_OT_1                     ((uint32_t)0x00000002)
4905 #define GPIO_OTYPER_OT_2                     ((uint32_t)0x00000004)
4906 #define GPIO_OTYPER_OT_3                     ((uint32_t)0x00000008)
4907 #define GPIO_OTYPER_OT_4                     ((uint32_t)0x00000010)
4908 #define GPIO_OTYPER_OT_5                     ((uint32_t)0x00000020)
4909 #define GPIO_OTYPER_OT_6                     ((uint32_t)0x00000040)
4910 #define GPIO_OTYPER_OT_7                     ((uint32_t)0x00000080)
4911 #define GPIO_OTYPER_OT_8                     ((uint32_t)0x00000100)
4912 #define GPIO_OTYPER_OT_9                     ((uint32_t)0x00000200)
4913 #define GPIO_OTYPER_OT_10                    ((uint32_t)0x00000400)
4914 #define GPIO_OTYPER_OT_11                    ((uint32_t)0x00000800)
4915 #define GPIO_OTYPER_OT_12                    ((uint32_t)0x00001000)
4916 #define GPIO_OTYPER_OT_13                    ((uint32_t)0x00002000)
4917 #define GPIO_OTYPER_OT_14                    ((uint32_t)0x00004000)
4918 #define GPIO_OTYPER_OT_15                    ((uint32_t)0x00008000)
4919
4920 /******************  Bits definition for GPIO_OSPEEDR register  ***************/
4921 #define GPIO_OSPEEDER_OSPEEDR0               ((uint32_t)0x00000003)
4922 #define GPIO_OSPEEDER_OSPEEDR0_0             ((uint32_t)0x00000001)
4923 #define GPIO_OSPEEDER_OSPEEDR0_1             ((uint32_t)0x00000002)
4924
4925 #define GPIO_OSPEEDER_OSPEEDR1               ((uint32_t)0x0000000C)
4926 #define GPIO_OSPEEDER_OSPEEDR1_0             ((uint32_t)0x00000004)
4927 #define GPIO_OSPEEDER_OSPEEDR1_1             ((uint32_t)0x00000008)
4928
4929 #define GPIO_OSPEEDER_OSPEEDR2               ((uint32_t)0x00000030)
4930 #define GPIO_OSPEEDER_OSPEEDR2_0             ((uint32_t)0x00000010)
4931 #define GPIO_OSPEEDER_OSPEEDR2_1             ((uint32_t)0x00000020)
4932
4933 #define GPIO_OSPEEDER_OSPEEDR3               ((uint32_t)0x000000C0)
4934 #define GPIO_OSPEEDER_OSPEEDR3_0             ((uint32_t)0x00000040)
4935 #define GPIO_OSPEEDER_OSPEEDR3_1             ((uint32_t)0x00000080)
4936
4937 #define GPIO_OSPEEDER_OSPEEDR4               ((uint32_t)0x00000300)
4938 #define GPIO_OSPEEDER_OSPEEDR4_0             ((uint32_t)0x00000100)
4939 #define GPIO_OSPEEDER_OSPEEDR4_1             ((uint32_t)0x00000200)
4940
4941 #define GPIO_OSPEEDER_OSPEEDR5               ((uint32_t)0x00000C00)
4942 #define GPIO_OSPEEDER_OSPEEDR5_0             ((uint32_t)0x00000400)
4943 #define GPIO_OSPEEDER_OSPEEDR5_1             ((uint32_t)0x00000800)
4944
4945 #define GPIO_OSPEEDER_OSPEEDR6               ((uint32_t)0x00003000)
4946 #define GPIO_OSPEEDER_OSPEEDR6_0             ((uint32_t)0x00001000)
4947 #define GPIO_OSPEEDER_OSPEEDR6_1             ((uint32_t)0x00002000)
4948
4949 #define GPIO_OSPEEDER_OSPEEDR7               ((uint32_t)0x0000C000)
4950 #define GPIO_OSPEEDER_OSPEEDR7_0             ((uint32_t)0x00004000)
4951 #define GPIO_OSPEEDER_OSPEEDR7_1             ((uint32_t)0x00008000)
4952
4953 #define GPIO_OSPEEDER_OSPEEDR8               ((uint32_t)0x00030000)
4954 #define GPIO_OSPEEDER_OSPEEDR8_0             ((uint32_t)0x00010000)
4955 #define GPIO_OSPEEDER_OSPEEDR8_1             ((uint32_t)0x00020000)
4956
4957 #define GPIO_OSPEEDER_OSPEEDR9               ((uint32_t)0x000C0000)
4958 #define GPIO_OSPEEDER_OSPEEDR9_0             ((uint32_t)0x00040000)
4959 #define GPIO_OSPEEDER_OSPEEDR9_1             ((uint32_t)0x00080000)
4960
4961 #define GPIO_OSPEEDER_OSPEEDR10              ((uint32_t)0x00300000)
4962 #define GPIO_OSPEEDER_OSPEEDR10_0            ((uint32_t)0x00100000)
4963 #define GPIO_OSPEEDER_OSPEEDR10_1            ((uint32_t)0x00200000)
4964
4965 #define GPIO_OSPEEDER_OSPEEDR11              ((uint32_t)0x00C00000)
4966 #define GPIO_OSPEEDER_OSPEEDR11_0            ((uint32_t)0x00400000)
4967 #define GPIO_OSPEEDER_OSPEEDR11_1            ((uint32_t)0x00800000)
4968
4969 #define GPIO_OSPEEDER_OSPEEDR12              ((uint32_t)0x03000000)
4970 #define GPIO_OSPEEDER_OSPEEDR12_0            ((uint32_t)0x01000000)
4971 #define GPIO_OSPEEDER_OSPEEDR12_1            ((uint32_t)0x02000000)
4972
4973 #define GPIO_OSPEEDER_OSPEEDR13              ((uint32_t)0x0C000000)
4974 #define GPIO_OSPEEDER_OSPEEDR13_0            ((uint32_t)0x04000000)
4975 #define GPIO_OSPEEDER_OSPEEDR13_1            ((uint32_t)0x08000000)
4976
4977 #define GPIO_OSPEEDER_OSPEEDR14              ((uint32_t)0x30000000)
4978 #define GPIO_OSPEEDER_OSPEEDR14_0            ((uint32_t)0x10000000)
4979 #define GPIO_OSPEEDER_OSPEEDR14_1            ((uint32_t)0x20000000)
4980
4981 #define GPIO_OSPEEDER_OSPEEDR15              ((uint32_t)0xC0000000)
4982 #define GPIO_OSPEEDER_OSPEEDR15_0            ((uint32_t)0x40000000)
4983 #define GPIO_OSPEEDER_OSPEEDR15_1            ((uint32_t)0x80000000)
4984
4985 /******************  Bits definition for GPIO_PUPDR register  *****************/
4986 #define GPIO_PUPDR_PUPDR0                    ((uint32_t)0x00000003)
4987 #define GPIO_PUPDR_PUPDR0_0                  ((uint32_t)0x00000001)
4988 #define GPIO_PUPDR_PUPDR0_1                  ((uint32_t)0x00000002)
4989
4990 #define GPIO_PUPDR_PUPDR1                    ((uint32_t)0x0000000C)
4991 #define GPIO_PUPDR_PUPDR1_0                  ((uint32_t)0x00000004)
4992 #define GPIO_PUPDR_PUPDR1_1                  ((uint32_t)0x00000008)
4993
4994 #define GPIO_PUPDR_PUPDR2                    ((uint32_t)0x00000030)
4995 #define GPIO_PUPDR_PUPDR2_0                  ((uint32_t)0x00000010)
4996 #define GPIO_PUPDR_PUPDR2_1                  ((uint32_t)0x00000020)
4997
4998 #define GPIO_PUPDR_PUPDR3                    ((uint32_t)0x000000C0)
4999 #define GPIO_PUPDR_PUPDR3_0                  ((uint32_t)0x00000040)
5000 #define GPIO_PUPDR_PUPDR3_1                  ((uint32_t)0x00000080)
5001
5002 #define GPIO_PUPDR_PUPDR4                    ((uint32_t)0x00000300)
5003 #define GPIO_PUPDR_PUPDR4_0                  ((uint32_t)0x00000100)
5004 #define GPIO_PUPDR_PUPDR4_1                  ((uint32_t)0x00000200)
5005
5006 #define GPIO_PUPDR_PUPDR5                    ((uint32_t)0x00000C00)
5007 #define GPIO_PUPDR_PUPDR5_0                  ((uint32_t)0x00000400)
5008 #define GPIO_PUPDR_PUPDR5_1                  ((uint32_t)0x00000800)
5009
5010 #define GPIO_PUPDR_PUPDR6                    ((uint32_t)0x00003000)
5011 #define GPIO_PUPDR_PUPDR6_0                  ((uint32_t)0x00001000)
5012 #define GPIO_PUPDR_PUPDR6_1                  ((uint32_t)0x00002000)
5013
5014 #define GPIO_PUPDR_PUPDR7                    ((uint32_t)0x0000C000)
5015 #define GPIO_PUPDR_PUPDR7_0                  ((uint32_t)0x00004000)
5016 #define GPIO_PUPDR_PUPDR7_1                  ((uint32_t)0x00008000)
5017
5018 #define GPIO_PUPDR_PUPDR8                    ((uint32_t)0x00030000)
5019 #define GPIO_PUPDR_PUPDR8_0                  ((uint32_t)0x00010000)
5020 #define GPIO_PUPDR_PUPDR8_1                  ((uint32_t)0x00020000)
5021
5022 #define GPIO_PUPDR_PUPDR9                    ((uint32_t)0x000C0000)
5023 #define GPIO_PUPDR_PUPDR9_0                  ((uint32_t)0x00040000)
5024 #define GPIO_PUPDR_PUPDR9_1                  ((uint32_t)0x00080000)
5025
5026 #define GPIO_PUPDR_PUPDR10                   ((uint32_t)0x00300000)
5027 #define GPIO_PUPDR_PUPDR10_0                 ((uint32_t)0x00100000)
5028 #define GPIO_PUPDR_PUPDR10_1                 ((uint32_t)0x00200000)
5029
5030 #define GPIO_PUPDR_PUPDR11                   ((uint32_t)0x00C00000)
5031 #define GPIO_PUPDR_PUPDR11_0                 ((uint32_t)0x00400000)
5032 #define GPIO_PUPDR_PUPDR11_1                 ((uint32_t)0x00800000)
5033
5034 #define GPIO_PUPDR_PUPDR12                   ((uint32_t)0x03000000)
5035 #define GPIO_PUPDR_PUPDR12_0                 ((uint32_t)0x01000000)
5036 #define GPIO_PUPDR_PUPDR12_1                 ((uint32_t)0x02000000)
5037
5038 #define GPIO_PUPDR_PUPDR13                   ((uint32_t)0x0C000000)
5039 #define GPIO_PUPDR_PUPDR13_0                 ((uint32_t)0x04000000)
5040 #define GPIO_PUPDR_PUPDR13_1                 ((uint32_t)0x08000000)
5041
5042 #define GPIO_PUPDR_PUPDR14                   ((uint32_t)0x30000000)
5043 #define GPIO_PUPDR_PUPDR14_0                 ((uint32_t)0x10000000)
5044 #define GPIO_PUPDR_PUPDR14_1                 ((uint32_t)0x20000000)
5045
5046 #define GPIO_PUPDR_PUPDR15                   ((uint32_t)0xC0000000)
5047 #define GPIO_PUPDR_PUPDR15_0                 ((uint32_t)0x40000000)
5048 #define GPIO_PUPDR_PUPDR15_1                 ((uint32_t)0x80000000)
5049
5050 /******************  Bits definition for GPIO_IDR register  *******************/
5051 #define GPIO_IDR_IDR_0                       ((uint32_t)0x00000001)
5052 #define GPIO_IDR_IDR_1                       ((uint32_t)0x00000002)
5053 #define GPIO_IDR_IDR_2                       ((uint32_t)0x00000004)
5054 #define GPIO_IDR_IDR_3                       ((uint32_t)0x00000008)
5055 #define GPIO_IDR_IDR_4                       ((uint32_t)0x00000010)
5056 #define GPIO_IDR_IDR_5                       ((uint32_t)0x00000020)
5057 #define GPIO_IDR_IDR_6                       ((uint32_t)0x00000040)
5058 #define GPIO_IDR_IDR_7                       ((uint32_t)0x00000080)
5059 #define GPIO_IDR_IDR_8                       ((uint32_t)0x00000100)
5060 #define GPIO_IDR_IDR_9                       ((uint32_t)0x00000200)
5061 #define GPIO_IDR_IDR_10                      ((uint32_t)0x00000400)
5062 #define GPIO_IDR_IDR_11                      ((uint32_t)0x00000800)
5063 #define GPIO_IDR_IDR_12                      ((uint32_t)0x00001000)
5064 #define GPIO_IDR_IDR_13                      ((uint32_t)0x00002000)
5065 #define GPIO_IDR_IDR_14                      ((uint32_t)0x00004000)
5066 #define GPIO_IDR_IDR_15                      ((uint32_t)0x00008000)
5067 /* Old GPIO_IDR register bits definition, maintained for legacy purpose */
5068 #define GPIO_OTYPER_IDR_0                    GPIO_IDR_IDR_0
5069 #define GPIO_OTYPER_IDR_1                    GPIO_IDR_IDR_1
5070 #define GPIO_OTYPER_IDR_2                    GPIO_IDR_IDR_2
5071 #define GPIO_OTYPER_IDR_3                    GPIO_IDR_IDR_3
5072 #define GPIO_OTYPER_IDR_4                    GPIO_IDR_IDR_4
5073 #define GPIO_OTYPER_IDR_5                    GPIO_IDR_IDR_5
5074 #define GPIO_OTYPER_IDR_6                    GPIO_IDR_IDR_6
5075 #define GPIO_OTYPER_IDR_7                    GPIO_IDR_IDR_7
5076 #define GPIO_OTYPER_IDR_8                    GPIO_IDR_IDR_8
5077 #define GPIO_OTYPER_IDR_9                    GPIO_IDR_IDR_9
5078 #define GPIO_OTYPER_IDR_10                   GPIO_IDR_IDR_10
5079 #define GPIO_OTYPER_IDR_11                   GPIO_IDR_IDR_11
5080 #define GPIO_OTYPER_IDR_12                   GPIO_IDR_IDR_12
5081 #define GPIO_OTYPER_IDR_13                   GPIO_IDR_IDR_13
5082 #define GPIO_OTYPER_IDR_14                   GPIO_IDR_IDR_14
5083 #define GPIO_OTYPER_IDR_15                   GPIO_IDR_IDR_15
5084
5085 /******************  Bits definition for GPIO_ODR register  *******************/
5086 #define GPIO_ODR_ODR_0                       ((uint32_t)0x00000001)
5087 #define GPIO_ODR_ODR_1                       ((uint32_t)0x00000002)
5088 #define GPIO_ODR_ODR_2                       ((uint32_t)0x00000004)
5089 #define GPIO_ODR_ODR_3                       ((uint32_t)0x00000008)
5090 #define GPIO_ODR_ODR_4                       ((uint32_t)0x00000010)
5091 #define GPIO_ODR_ODR_5                       ((uint32_t)0x00000020)
5092 #define GPIO_ODR_ODR_6                       ((uint32_t)0x00000040)
5093 #define GPIO_ODR_ODR_7                       ((uint32_t)0x00000080)
5094 #define GPIO_ODR_ODR_8                       ((uint32_t)0x00000100)
5095 #define GPIO_ODR_ODR_9                       ((uint32_t)0x00000200)
5096 #define GPIO_ODR_ODR_10                      ((uint32_t)0x00000400)
5097 #define GPIO_ODR_ODR_11                      ((uint32_t)0x00000800)
5098 #define GPIO_ODR_ODR_12                      ((uint32_t)0x00001000)
5099 #define GPIO_ODR_ODR_13                      ((uint32_t)0x00002000)
5100 #define GPIO_ODR_ODR_14                      ((uint32_t)0x00004000)
5101 #define GPIO_ODR_ODR_15                      ((uint32_t)0x00008000)
5102 /* Old GPIO_ODR register bits definition, maintained for legacy purpose */
5103 #define GPIO_OTYPER_ODR_0                    GPIO_ODR_ODR_0
5104 #define GPIO_OTYPER_ODR_1                    GPIO_ODR_ODR_1
5105 #define GPIO_OTYPER_ODR_2                    GPIO_ODR_ODR_2
5106 #define GPIO_OTYPER_ODR_3                    GPIO_ODR_ODR_3
5107 #define GPIO_OTYPER_ODR_4                    GPIO_ODR_ODR_4
5108 #define GPIO_OTYPER_ODR_5                    GPIO_ODR_ODR_5
5109 #define GPIO_OTYPER_ODR_6                    GPIO_ODR_ODR_6
5110 #define GPIO_OTYPER_ODR_7                    GPIO_ODR_ODR_7
5111 #define GPIO_OTYPER_ODR_8                    GPIO_ODR_ODR_8
5112 #define GPIO_OTYPER_ODR_9                    GPIO_ODR_ODR_9
5113 #define GPIO_OTYPER_ODR_10                   GPIO_ODR_ODR_10
5114 #define GPIO_OTYPER_ODR_11                   GPIO_ODR_ODR_11
5115 #define GPIO_OTYPER_ODR_12                   GPIO_ODR_ODR_12
5116 #define GPIO_OTYPER_ODR_13                   GPIO_ODR_ODR_13
5117 #define GPIO_OTYPER_ODR_14                   GPIO_ODR_ODR_14
5118 #define GPIO_OTYPER_ODR_15                   GPIO_ODR_ODR_15
5119
5120 /******************  Bits definition for GPIO_BSRR register  ******************/
5121 #define GPIO_BSRR_BS_0                       ((uint32_t)0x00000001)
5122 #define GPIO_BSRR_BS_1                       ((uint32_t)0x00000002)
5123 #define GPIO_BSRR_BS_2                       ((uint32_t)0x00000004)
5124 #define GPIO_BSRR_BS_3                       ((uint32_t)0x00000008)
5125 #define GPIO_BSRR_BS_4                       ((uint32_t)0x00000010)
5126 #define GPIO_BSRR_BS_5                       ((uint32_t)0x00000020)
5127 #define GPIO_BSRR_BS_6                       ((uint32_t)0x00000040)
5128 #define GPIO_BSRR_BS_7                       ((uint32_t)0x00000080)
5129 #define GPIO_BSRR_BS_8                       ((uint32_t)0x00000100)
5130 #define GPIO_BSRR_BS_9                       ((uint32_t)0x00000200)
5131 #define GPIO_BSRR_BS_10                      ((uint32_t)0x00000400)
5132 #define GPIO_BSRR_BS_11                      ((uint32_t)0x00000800)
5133 #define GPIO_BSRR_BS_12                      ((uint32_t)0x00001000)
5134 #define GPIO_BSRR_BS_13                      ((uint32_t)0x00002000)
5135 #define GPIO_BSRR_BS_14                      ((uint32_t)0x00004000)
5136 #define GPIO_BSRR_BS_15                      ((uint32_t)0x00008000)
5137 #define GPIO_BSRR_BR_0                       ((uint32_t)0x00010000)
5138 #define GPIO_BSRR_BR_1                       ((uint32_t)0x00020000)
5139 #define GPIO_BSRR_BR_2                       ((uint32_t)0x00040000)
5140 #define GPIO_BSRR_BR_3                       ((uint32_t)0x00080000)
5141 #define GPIO_BSRR_BR_4                       ((uint32_t)0x00100000)
5142 #define GPIO_BSRR_BR_5                       ((uint32_t)0x00200000)
5143 #define GPIO_BSRR_BR_6                       ((uint32_t)0x00400000)
5144 #define GPIO_BSRR_BR_7                       ((uint32_t)0x00800000)
5145 #define GPIO_BSRR_BR_8                       ((uint32_t)0x01000000)
5146 #define GPIO_BSRR_BR_9                       ((uint32_t)0x02000000)
5147 #define GPIO_BSRR_BR_10                      ((uint32_t)0x04000000)
5148 #define GPIO_BSRR_BR_11                      ((uint32_t)0x08000000)
5149 #define GPIO_BSRR_BR_12                      ((uint32_t)0x10000000)
5150 #define GPIO_BSRR_BR_13                      ((uint32_t)0x20000000)
5151 #define GPIO_BSRR_BR_14                      ((uint32_t)0x40000000)
5152 #define GPIO_BSRR_BR_15                      ((uint32_t)0x80000000)
5153
5154 /****************** Bit definition for GPIO_LCKR register *********************/
5155 #define GPIO_LCKR_LCK0                       ((uint32_t)0x00000001)
5156 #define GPIO_LCKR_LCK1                       ((uint32_t)0x00000002)
5157 #define GPIO_LCKR_LCK2                       ((uint32_t)0x00000004)
5158 #define GPIO_LCKR_LCK3                       ((uint32_t)0x00000008)
5159 #define GPIO_LCKR_LCK4                       ((uint32_t)0x00000010)
5160 #define GPIO_LCKR_LCK5                       ((uint32_t)0x00000020)
5161 #define GPIO_LCKR_LCK6                       ((uint32_t)0x00000040)
5162 #define GPIO_LCKR_LCK7                       ((uint32_t)0x00000080)
5163 #define GPIO_LCKR_LCK8                       ((uint32_t)0x00000100)
5164 #define GPIO_LCKR_LCK9                       ((uint32_t)0x00000200)
5165 #define GPIO_LCKR_LCK10                      ((uint32_t)0x00000400)
5166 #define GPIO_LCKR_LCK11                      ((uint32_t)0x00000800)
5167 #define GPIO_LCKR_LCK12                      ((uint32_t)0x00001000)
5168 #define GPIO_LCKR_LCK13                      ((uint32_t)0x00002000)
5169 #define GPIO_LCKR_LCK14                      ((uint32_t)0x00004000)
5170 #define GPIO_LCKR_LCK15                      ((uint32_t)0x00008000)
5171 #define GPIO_LCKR_LCKK                       ((uint32_t)0x00010000)
5172
5173 /******************************************************************************/
5174 /*                                                                            */
5175 /*                                    HASH                                    */
5176 /*                                                                            */
5177 /******************************************************************************/
5178 /******************  Bits definition for HASH_CR register  ********************/
5179 #define HASH_CR_INIT                         ((uint32_t)0x00000004)
5180 #define HASH_CR_DMAE                         ((uint32_t)0x00000008)
5181 #define HASH_CR_DATATYPE                     ((uint32_t)0x00000030)
5182 #define HASH_CR_DATATYPE_0                   ((uint32_t)0x00000010)
5183 #define HASH_CR_DATATYPE_1                   ((uint32_t)0x00000020)
5184 #define HASH_CR_MODE                         ((uint32_t)0x00000040)
5185 #define HASH_CR_ALGO                         ((uint32_t)0x00040080)
5186 #define HASH_CR_ALGO_0                       ((uint32_t)0x00000080)
5187 #define HASH_CR_ALGO_1                       ((uint32_t)0x00040000)
5188 #define HASH_CR_NBW                          ((uint32_t)0x00000F00)
5189 #define HASH_CR_NBW_0                        ((uint32_t)0x00000100)
5190 #define HASH_CR_NBW_1                        ((uint32_t)0x00000200)
5191 #define HASH_CR_NBW_2                        ((uint32_t)0x00000400)
5192 #define HASH_CR_NBW_3                        ((uint32_t)0x00000800)
5193 #define HASH_CR_DINNE                        ((uint32_t)0x00001000)
5194 #define HASH_CR_MDMAT                        ((uint32_t)0x00002000)
5195 #define HASH_CR_LKEY                         ((uint32_t)0x00010000)
5196
5197 /******************  Bits definition for HASH_STR register  *******************/
5198 #define HASH_STR_NBW                         ((uint32_t)0x0000001F)
5199 #define HASH_STR_NBW_0                       ((uint32_t)0x00000001)
5200 #define HASH_STR_NBW_1                       ((uint32_t)0x00000002)
5201 #define HASH_STR_NBW_2                       ((uint32_t)0x00000004)
5202 #define HASH_STR_NBW_3                       ((uint32_t)0x00000008)
5203 #define HASH_STR_NBW_4                       ((uint32_t)0x00000010)
5204 #define HASH_STR_DCAL                        ((uint32_t)0x00000100)
5205
5206 /******************  Bits definition for HASH_IMR register  *******************/
5207 #define HASH_IMR_DINIM                       ((uint32_t)0x00000001)
5208 #define HASH_IMR_DCIM                        ((uint32_t)0x00000002)
5209
5210 /******************  Bits definition for HASH_SR register  ********************/
5211 #define HASH_SR_DINIS                        ((uint32_t)0x00000001)
5212 #define HASH_SR_DCIS                         ((uint32_t)0x00000002)
5213 #define HASH_SR_DMAS                         ((uint32_t)0x00000004)
5214 #define HASH_SR_BUSY                         ((uint32_t)0x00000008)
5215
5216 /******************************************************************************/
5217 /*                                                                            */
5218 /*                      Inter-integrated Circuit Interface                    */
5219 /*                                                                            */
5220 /******************************************************************************/
5221 /*******************  Bit definition for I2C_CR1 register  ********************/
5222 #define  I2C_CR1_PE                          ((uint32_t)0x00000001)     /*!<Peripheral Enable                             */
5223 #define  I2C_CR1_SMBUS                       ((uint32_t)0x00000002)     /*!<SMBus Mode                                    */
5224 #define  I2C_CR1_SMBTYPE                     ((uint32_t)0x00000008)     /*!<SMBus Type                                    */
5225 #define  I2C_CR1_ENARP                       ((uint32_t)0x00000010)     /*!<ARP Enable                                    */
5226 #define  I2C_CR1_ENPEC                       ((uint32_t)0x00000020)     /*!<PEC Enable                                    */
5227 #define  I2C_CR1_ENGC                        ((uint32_t)0x00000040)     /*!<General Call Enable                           */
5228 #define  I2C_CR1_NOSTRETCH                   ((uint32_t)0x00000080)     /*!<Clock Stretching Disable (Slave mode)  */
5229 #define  I2C_CR1_START                       ((uint32_t)0x00000100)     /*!<Start Generation                              */
5230 #define  I2C_CR1_STOP                        ((uint32_t)0x00000200)     /*!<Stop Generation                               */
5231 #define  I2C_CR1_ACK                         ((uint32_t)0x00000400)     /*!<Acknowledge Enable                            */
5232 #define  I2C_CR1_POS                         ((uint32_t)0x00000800)     /*!<Acknowledge/PEC Position (for data reception) */
5233 #define  I2C_CR1_PEC                         ((uint32_t)0x00001000)     /*!<Packet Error Checking                         */
5234 #define  I2C_CR1_ALERT                       ((uint32_t)0x00002000)     /*!<SMBus Alert                                   */
5235 #define  I2C_CR1_SWRST                       ((uint32_t)0x00008000)     /*!<Software Reset                                */
5236
5237 /*******************  Bit definition for I2C_CR2 register  ********************/
5238 #define  I2C_CR2_FREQ                        ((uint32_t)0x0000003F)     /*!<FREQ[5:0] bits (Peripheral Clock Frequency)   */
5239 #define  I2C_CR2_FREQ_0                      ((uint32_t)0x00000001)     /*!<Bit 0 */
5240 #define  I2C_CR2_FREQ_1                      ((uint32_t)0x00000002)     /*!<Bit 1 */
5241 #define  I2C_CR2_FREQ_2                      ((uint32_t)0x00000004)     /*!<Bit 2 */
5242 #define  I2C_CR2_FREQ_3                      ((uint32_t)0x00000008)     /*!<Bit 3 */
5243 #define  I2C_CR2_FREQ_4                      ((uint32_t)0x00000010)     /*!<Bit 4 */
5244 #define  I2C_CR2_FREQ_5                      ((uint32_t)0x00000020)     /*!<Bit 5 */
5245
5246 #define  I2C_CR2_ITERREN                     ((uint32_t)0x00000100)     /*!<Error Interrupt Enable  */
5247 #define  I2C_CR2_ITEVTEN                     ((uint32_t)0x00000200)     /*!<Event Interrupt Enable  */
5248 #define  I2C_CR2_ITBUFEN                     ((uint32_t)0x00000400)     /*!<Buffer Interrupt Enable */
5249 #define  I2C_CR2_DMAEN                       ((uint32_t)0x00000800)     /*!<DMA Requests Enable     */
5250 #define  I2C_CR2_LAST                        ((uint32_t)0x00001000)     /*!<DMA Last Transfer       */
5251
5252 /*******************  Bit definition for I2C_OAR1 register  *******************/
5253 #define  I2C_OAR1_ADD1_7                     ((uint32_t)0x000000FE)     /*!<Interface Address */
5254 #define  I2C_OAR1_ADD8_9                     ((uint32_t)0x00000300)     /*!<Interface Address */
5255
5256 #define  I2C_OAR1_ADD0                       ((uint32_t)0x00000001)     /*!<Bit 0 */
5257 #define  I2C_OAR1_ADD1                       ((uint32_t)0x00000002)     /*!<Bit 1 */
5258 #define  I2C_OAR1_ADD2                       ((uint32_t)0x00000004)     /*!<Bit 2 */
5259 #define  I2C_OAR1_ADD3                       ((uint32_t)0x00000008)     /*!<Bit 3 */
5260 #define  I2C_OAR1_ADD4                       ((uint32_t)0x00000010)     /*!<Bit 4 */
5261 #define  I2C_OAR1_ADD5                       ((uint32_t)0x00000020)     /*!<Bit 5 */
5262 #define  I2C_OAR1_ADD6                       ((uint32_t)0x00000040)     /*!<Bit 6 */
5263 #define  I2C_OAR1_ADD7                       ((uint32_t)0x00000080)     /*!<Bit 7 */
5264 #define  I2C_OAR1_ADD8                       ((uint32_t)0x00000100)     /*!<Bit 8 */
5265 #define  I2C_OAR1_ADD9                       ((uint32_t)0x00000200)     /*!<Bit 9 */
5266
5267 #define  I2C_OAR1_ADDMODE                    ((uint32_t)0x00008000)     /*!<Addressing Mode (Slave mode) */
5268
5269 /*******************  Bit definition for I2C_OAR2 register  *******************/
5270 #define  I2C_OAR2_ENDUAL                     ((uint32_t)0x00000001)        /*!<Dual addressing mode enable */
5271 #define  I2C_OAR2_ADD2                       ((uint32_t)0x000000FE)        /*!<Interface address           */
5272
5273 /********************  Bit definition for I2C_DR register  ********************/
5274 #define  I2C_DR_DR                           ((uint32_t)0x000000FF)        /*!<8-bit Data Register         */
5275
5276 /*******************  Bit definition for I2C_SR1 register  ********************/
5277 #define  I2C_SR1_SB                          ((uint32_t)0x00000001)     /*!<Start Bit (Master mode)                  */
5278 #define  I2C_SR1_ADDR                        ((uint32_t)0x00000002)     /*!<Address sent (master mode)/matched (slave mode) */
5279 #define  I2C_SR1_BTF                         ((uint32_t)0x00000004)     /*!<Byte Transfer Finished                          */
5280 #define  I2C_SR1_ADD10                       ((uint32_t)0x00000008)     /*!<10-bit header sent (Master mode)         */
5281 #define  I2C_SR1_STOPF                       ((uint32_t)0x00000010)     /*!<Stop detection (Slave mode)              */
5282 #define  I2C_SR1_RXNE                        ((uint32_t)0x00000040)     /*!<Data Register not Empty (receivers)      */
5283 #define  I2C_SR1_TXE                         ((uint32_t)0x00000080)     /*!<Data Register Empty (transmitters)       */
5284 #define  I2C_SR1_BERR                        ((uint32_t)0x00000100)     /*!<Bus Error                                       */
5285 #define  I2C_SR1_ARLO                        ((uint32_t)0x00000200)     /*!<Arbitration Lost (master mode)           */
5286 #define  I2C_SR1_AF                          ((uint32_t)0x00000400)     /*!<Acknowledge Failure                             */
5287 #define  I2C_SR1_OVR                         ((uint32_t)0x00000800)     /*!<Overrun/Underrun                                */
5288 #define  I2C_SR1_PECERR                      ((uint32_t)0x00001000)     /*!<PEC Error in reception                          */
5289 #define  I2C_SR1_TIMEOUT                     ((uint32_t)0x00004000)     /*!<Timeout or Tlow Error                           */
5290 #define  I2C_SR1_SMBALERT                    ((uint32_t)0x00008000)     /*!<SMBus Alert                                     */
5291
5292 /*******************  Bit definition for I2C_SR2 register  ********************/
5293 #define  I2C_SR2_MSL                         ((uint32_t)0x00000001)     /*!<Master/Slave                              */
5294 #define  I2C_SR2_BUSY                        ((uint32_t)0x00000002)     /*!<Bus Busy                                  */
5295 #define  I2C_SR2_TRA                         ((uint32_t)0x00000004)     /*!<Transmitter/Receiver                      */
5296 #define  I2C_SR2_GENCALL                     ((uint32_t)0x00000010)     /*!<General Call Address (Slave mode)  */
5297 #define  I2C_SR2_SMBDEFAULT                  ((uint32_t)0x00000020)     /*!<SMBus Device Default Address (Slave mode) */
5298 #define  I2C_SR2_SMBHOST                     ((uint32_t)0x00000040)     /*!<SMBus Host Header (Slave mode)     */
5299 #define  I2C_SR2_DUALF                       ((uint32_t)0x00000080)     /*!<Dual Flag (Slave mode)             */
5300 #define  I2C_SR2_PEC                         ((uint32_t)0x0000FF00)     /*!<Packet Error Checking Register            */
5301
5302 /*******************  Bit definition for I2C_CCR register  ********************/
5303 #define  I2C_CCR_CCR                         ((uint32_t)0x00000FFF)     /*!<Clock Control Register in Fast/Standard mode (Master mode) */
5304 #define  I2C_CCR_DUTY                        ((uint32_t)0x00004000)     /*!<Fast Mode Duty Cycle                                       */
5305 #define  I2C_CCR_FS                          ((uint32_t)0x00008000)     /*!<I2C Master Mode Selection                                  */
5306
5307 /******************  Bit definition for I2C_TRISE register  *******************/
5308 #define  I2C_TRISE_TRISE                     ((uint32_t)0x0000003F)     /*!<Maximum Rise Time in Fast/Standard mode (Master mode) */
5309
5310 /******************  Bit definition for I2C_FLTR register  *******************/
5311 #define  I2C_FLTR_DNF                        ((uint32_t)0x0000000F)     /*!<Digital Noise Filter */
5312 #define  I2C_FLTR_ANOFF                      ((uint32_t)0x00000010)     /*!<Analog Noise Filter OFF */
5313
5314 /******************************************************************************/
5315 /*                                                                            */
5316 /*                           Independent WATCHDOG                             */
5317 /*                                                                            */
5318 /******************************************************************************/
5319 /*******************  Bit definition for IWDG_KR register  ********************/
5320 #define  IWDG_KR_KEY                         ((uint32_t)0xFFFF)            /*!<Key value (write only, read 0000h)  */
5321
5322 /*******************  Bit definition for IWDG_PR register  ********************/
5323 #define  IWDG_PR_PR                          ((uint32_t)0x07)               /*!<PR[2:0] (Prescaler divider)         */
5324 #define  IWDG_PR_PR_0                        ((uint32_t)0x01)               /*!<Bit 0 */
5325 #define  IWDG_PR_PR_1                        ((uint32_t)0x02)               /*!<Bit 1 */
5326 #define  IWDG_PR_PR_2                        ((uint32_t)0x04)               /*!<Bit 2 */
5327
5328 /*******************  Bit definition for IWDG_RLR register  *******************/
5329 #define  IWDG_RLR_RL                         ((uint32_t)0x0FFF)            /*!<Watchdog counter reload value        */
5330
5331 /*******************  Bit definition for IWDG_SR register  ********************/
5332 #define  IWDG_SR_PVU                         ((uint32_t)0x01)               /*!<Watchdog prescaler value update      */
5333 #define  IWDG_SR_RVU                         ((uint32_t)0x02)               /*!<Watchdog counter reload value update */
5334
5335
5336 /******************************************************************************/
5337 /*                                                                            */
5338 /*                      LCD-TFT Display Controller (LTDC)                     */
5339 /*                                                                            */
5340 /******************************************************************************/
5341
5342 /********************  Bit definition for LTDC_SSCR register  *****************/
5343
5344 #define LTDC_SSCR_VSH                       ((uint32_t)0x000007FF)              /*!< Vertical Synchronization Height */
5345 #define LTDC_SSCR_HSW                       ((uint32_t)0x0FFF0000)              /*!< Horizontal Synchronization Width */
5346
5347 /********************  Bit definition for LTDC_BPCR register  *****************/
5348
5349 #define LTDC_BPCR_AVBP                      ((uint32_t)0x000007FF)              /*!< Accumulated Vertical Back Porch */
5350 #define LTDC_BPCR_AHBP                      ((uint32_t)0x0FFF0000)              /*!< Accumulated Horizontal Back Porch */
5351
5352 /********************  Bit definition for LTDC_AWCR register  *****************/
5353
5354 #define LTDC_AWCR_AAH                       ((uint32_t)0x000007FF)              /*!< Accumulated Active heigh */
5355 #define LTDC_AWCR_AAW                       ((uint32_t)0x0FFF0000)              /*!< Accumulated Active Width */
5356
5357 /********************  Bit definition for LTDC_TWCR register  *****************/
5358
5359 #define LTDC_TWCR_TOTALH                    ((uint32_t)0x000007FF)              /*!< Total Heigh */
5360 #define LTDC_TWCR_TOTALW                    ((uint32_t)0x0FFF0000)              /*!< Total Width */
5361
5362 /********************  Bit definition for LTDC_GCR register  ******************/
5363
5364 #define LTDC_GCR_LTDCEN                     ((uint32_t)0x00000001)              /*!< LCD-TFT controller enable bit */
5365 #define LTDC_GCR_DBW                        ((uint32_t)0x00000070)              /*!< Dither Blue Width */
5366 #define LTDC_GCR_DGW                        ((uint32_t)0x00000700)              /*!< Dither Green Width */
5367 #define LTDC_GCR_DRW                        ((uint32_t)0x00007000)              /*!< Dither Red Width */
5368 #define LTDC_GCR_DTEN                       ((uint32_t)0x00010000)              /*!< Dither Enable */
5369 #define LTDC_GCR_PCPOL                      ((uint32_t)0x10000000)              /*!< Pixel Clock Polarity */
5370 #define LTDC_GCR_DEPOL                      ((uint32_t)0x20000000)              /*!< Data Enable Polarity */
5371 #define LTDC_GCR_VSPOL                      ((uint32_t)0x40000000)              /*!< Vertical Synchronization Polarity */
5372 #define LTDC_GCR_HSPOL                      ((uint32_t)0x80000000)              /*!< Horizontal Synchronization Polarity */
5373
5374 /********************  Bit definition for LTDC_SRCR register  *****************/
5375
5376 #define LTDC_SRCR_IMR                      ((uint32_t)0x00000001)               /*!< Immediate Reload */
5377 #define LTDC_SRCR_VBR                      ((uint32_t)0x00000002)               /*!< Vertical Blanking Reload */
5378
5379 /********************  Bit definition for LTDC_BCCR register  *****************/
5380
5381 #define LTDC_BCCR_BCBLUE                    ((uint32_t)0x000000FF)              /*!< Background Blue value */
5382 #define LTDC_BCCR_BCGREEN                   ((uint32_t)0x0000FF00)              /*!< Background Green value */
5383 #define LTDC_BCCR_BCRED                     ((uint32_t)0x00FF0000)              /*!< Background Red value */
5384
5385 /********************  Bit definition for LTDC_IER register  ******************/
5386
5387 #define LTDC_IER_LIE                        ((uint32_t)0x00000001)              /*!< Line Interrupt Enable */
5388 #define LTDC_IER_FUIE                       ((uint32_t)0x00000002)              /*!< FIFO Underrun Interrupt Enable */
5389 #define LTDC_IER_TERRIE                     ((uint32_t)0x00000004)              /*!< Transfer Error Interrupt Enable */
5390 #define LTDC_IER_RRIE                       ((uint32_t)0x00000008)              /*!< Register Reload interrupt enable */
5391
5392 /********************  Bit definition for LTDC_ISR register  ******************/
5393
5394 #define LTDC_ISR_LIF                        ((uint32_t)0x00000001)              /*!< Line Interrupt Flag */
5395 #define LTDC_ISR_FUIF                       ((uint32_t)0x00000002)              /*!< FIFO Underrun Interrupt Flag */
5396 #define LTDC_ISR_TERRIF                     ((uint32_t)0x00000004)              /*!< Transfer Error Interrupt Flag */
5397 #define LTDC_ISR_RRIF                       ((uint32_t)0x00000008)              /*!< Register Reload interrupt Flag */
5398
5399 /********************  Bit definition for LTDC_ICR register  ******************/
5400
5401 #define LTDC_ICR_CLIF                       ((uint32_t)0x00000001)              /*!< Clears the Line Interrupt Flag */
5402 #define LTDC_ICR_CFUIF                      ((uint32_t)0x00000002)              /*!< Clears the FIFO Underrun Interrupt Flag */
5403 #define LTDC_ICR_CTERRIF                    ((uint32_t)0x00000004)              /*!< Clears the Transfer Error Interrupt Flag */
5404 #define LTDC_ICR_CRRIF                      ((uint32_t)0x00000008)              /*!< Clears Register Reload interrupt Flag */
5405
5406 /********************  Bit definition for LTDC_LIPCR register  ****************/
5407
5408 #define LTDC_LIPCR_LIPOS                    ((uint32_t)0x000007FF)              /*!< Line Interrupt Position */
5409
5410 /********************  Bit definition for LTDC_CPSR register  *****************/
5411
5412 #define LTDC_CPSR_CYPOS                     ((uint32_t)0x0000FFFF)              /*!< Current Y Position */
5413 #define LTDC_CPSR_CXPOS                     ((uint32_t)0xFFFF0000)              /*!< Current X Position */
5414
5415 /********************  Bit definition for LTDC_CDSR register  *****************/
5416
5417 #define LTDC_CDSR_VDES                      ((uint32_t)0x00000001)              /*!< Vertical Data Enable Status */
5418 #define LTDC_CDSR_HDES                      ((uint32_t)0x00000002)              /*!< Horizontal Data Enable Status */
5419 #define LTDC_CDSR_VSYNCS                    ((uint32_t)0x00000004)              /*!< Vertical Synchronization Status */
5420 #define LTDC_CDSR_HSYNCS                    ((uint32_t)0x00000008)              /*!< Horizontal Synchronization Status */
5421
5422 /********************  Bit definition for LTDC_LxCR register  *****************/
5423
5424 #define LTDC_LxCR_LEN                       ((uint32_t)0x00000001)              /*!< Layer Enable */
5425 #define LTDC_LxCR_COLKEN                    ((uint32_t)0x00000002)              /*!< Color Keying Enable */
5426 #define LTDC_LxCR_CLUTEN                    ((uint32_t)0x00000010)              /*!< Color Lockup Table Enable */
5427
5428 /********************  Bit definition for LTDC_LxWHPCR register  **************/
5429
5430 #define LTDC_LxWHPCR_WHSTPOS                ((uint32_t)0x00000FFF)              /*!< Window Horizontal Start Position */
5431 #define LTDC_LxWHPCR_WHSPPOS                ((uint32_t)0xFFFF0000)              /*!< Window Horizontal Stop Position */
5432
5433 /********************  Bit definition for LTDC_LxWVPCR register  **************/
5434
5435 #define LTDC_LxWVPCR_WVSTPOS                ((uint32_t)0x00000FFF)              /*!< Window Vertical Start Position */
5436 #define LTDC_LxWVPCR_WVSPPOS                ((uint32_t)0xFFFF0000)              /*!< Window Vertical Stop Position */
5437
5438 /********************  Bit definition for LTDC_LxCKCR register  ***************/
5439
5440 #define LTDC_LxCKCR_CKBLUE                  ((uint32_t)0x000000FF)              /*!< Color Key Blue value */
5441 #define LTDC_LxCKCR_CKGREEN                 ((uint32_t)0x0000FF00)              /*!< Color Key Green value */
5442 #define LTDC_LxCKCR_CKRED                   ((uint32_t)0x00FF0000)              /*!< Color Key Red value */
5443
5444 /********************  Bit definition for LTDC_LxPFCR register  ***************/
5445
5446 #define LTDC_LxPFCR_PF                      ((uint32_t)0x00000007)              /*!< Pixel Format */
5447
5448 /********************  Bit definition for LTDC_LxCACR register  ***************/
5449
5450 #define LTDC_LxCACR_CONSTA                  ((uint32_t)0x000000FF)              /*!< Constant Alpha */
5451
5452 /********************  Bit definition for LTDC_LxDCCR register  ***************/
5453
5454 #define LTDC_LxDCCR_DCBLUE                  ((uint32_t)0x000000FF)              /*!< Default Color Blue */
5455 #define LTDC_LxDCCR_DCGREEN                 ((uint32_t)0x0000FF00)              /*!< Default Color Green */
5456 #define LTDC_LxDCCR_DCRED                   ((uint32_t)0x00FF0000)              /*!< Default Color Red */
5457 #define LTDC_LxDCCR_DCALPHA                 ((uint32_t)0xFF000000)              /*!< Default Color Alpha */
5458
5459 /********************  Bit definition for LTDC_LxBFCR register  ***************/
5460
5461 #define LTDC_LxBFCR_BF2                     ((uint32_t)0x00000007)              /*!< Blending Factor 2 */
5462 #define LTDC_LxBFCR_BF1                     ((uint32_t)0x00000700)              /*!< Blending Factor 1 */
5463
5464 /********************  Bit definition for LTDC_LxCFBAR register  **************/
5465
5466 #define LTDC_LxCFBAR_CFBADD                 ((uint32_t)0xFFFFFFFF)              /*!< Color Frame Buffer Start Address */
5467
5468 /********************  Bit definition for LTDC_LxCFBLR register  **************/
5469
5470 #define LTDC_LxCFBLR_CFBLL                  ((uint32_t)0x00001FFF)              /*!< Color Frame Buffer Line Length */
5471 #define LTDC_LxCFBLR_CFBP                   ((uint32_t)0x1FFF0000)              /*!< Color Frame Buffer Pitch in bytes */
5472
5473 /********************  Bit definition for LTDC_LxCFBLNR register  *************/
5474
5475 #define LTDC_LxCFBLNR_CFBLNBR               ((uint32_t)0x000007FF)              /*!< Frame Buffer Line Number */
5476
5477 /********************  Bit definition for LTDC_LxCLUTWR register  *************/
5478
5479 #define LTDC_LxCLUTWR_BLUE                  ((uint32_t)0x000000FF)              /*!< Blue value */
5480 #define LTDC_LxCLUTWR_GREEN                 ((uint32_t)0x0000FF00)              /*!< Green value */
5481 #define LTDC_LxCLUTWR_RED                   ((uint32_t)0x00FF0000)              /*!< Red value */
5482 #define LTDC_LxCLUTWR_CLUTADD               ((uint32_t)0xFF000000)              /*!< CLUT address */
5483
5484
5485 /******************************************************************************/
5486 /*                                                                            */
5487 /*                             Power Control                                  */
5488 /*                                                                            */
5489 /******************************************************************************/
5490 /********************  Bit definition for PWR_CR register  ********************/
5491 #define  PWR_CR_LPDS                         ((uint32_t)0x00000001)     /*!< Low-Power Deepsleep                 */
5492 #define  PWR_CR_PDDS                         ((uint32_t)0x00000002)     /*!< Power Down Deepsleep                */
5493 #define  PWR_CR_CWUF                         ((uint32_t)0x00000004)     /*!< Clear Wakeup Flag                   */
5494 #define  PWR_CR_CSBF                         ((uint32_t)0x00000008)     /*!< Clear Standby Flag                  */
5495 #define  PWR_CR_PVDE                         ((uint32_t)0x00000010)     /*!< Power Voltage Detector Enable       */
5496
5497 #define  PWR_CR_PLS                          ((uint32_t)0x000000E0)     /*!< PLS[2:0] bits (PVD Level Selection) */
5498 #define  PWR_CR_PLS_0                        ((uint32_t)0x00000020)     /*!< Bit 0 */
5499 #define  PWR_CR_PLS_1                        ((uint32_t)0x00000040)     /*!< Bit 1 */
5500 #define  PWR_CR_PLS_2                        ((uint32_t)0x00000080)     /*!< Bit 2 */
5501
5502 /*!< PVD level configuration */
5503 #define  PWR_CR_PLS_LEV0                     ((uint32_t)0x00000000)     /*!< PVD level 0 */
5504 #define  PWR_CR_PLS_LEV1                     ((uint32_t)0x00000020)     /*!< PVD level 1 */
5505 #define  PWR_CR_PLS_LEV2                     ((uint32_t)0x00000040)     /*!< PVD level 2 */
5506 #define  PWR_CR_PLS_LEV3                     ((uint32_t)0x00000060)     /*!< PVD level 3 */
5507 #define  PWR_CR_PLS_LEV4                     ((uint32_t)0x00000080)     /*!< PVD level 4 */
5508 #define  PWR_CR_PLS_LEV5                     ((uint32_t)0x000000A0)     /*!< PVD level 5 */
5509 #define  PWR_CR_PLS_LEV6                     ((uint32_t)0x000000C0)     /*!< PVD level 6 */
5510 #define  PWR_CR_PLS_LEV7                     ((uint32_t)0x000000E0)     /*!< PVD level 7 */
5511 #define  PWR_CR_DBP                          ((uint32_t)0x00000100)     /*!< Disable Backup Domain write protection                     */
5512 #define  PWR_CR_FPDS                         ((uint32_t)0x00000200)     /*!< Flash power down in Stop mode                              */
5513 #define  PWR_CR_LPLVDS                       ((uint32_t)0x00000400)     /*!< Low-Power Regulator Low Voltage Scaling in Stop mode       */
5514 #define  PWR_CR_MRLVDS                       ((uint32_t)0x00000800)     /*!< Main regulator Low Voltage Scaling in Stop mode            */
5515 #define  PWR_CR_ADCDC1                       ((uint32_t)0x00002000)     /*!< Refer to AN4073 on how to use this bit */
5516 #define  PWR_CR_VOS                          ((uint32_t)0x0000C000)     /*!< VOS[1:0] bits (Regulator voltage scaling output selection) */
5517 #define  PWR_CR_VOS_0                        ((uint32_t)0x00004000)     /*!< Bit 0 */
5518 #define  PWR_CR_VOS_1                        ((uint32_t)0x00008000)     /*!< Bit 1 */
5519 #define  PWR_CR_ODEN                         ((uint32_t)0x00010000)     /*!< Over Drive enable                   */
5520 #define  PWR_CR_ODSWEN                       ((uint32_t)0x00020000)     /*!< Over Drive switch enabled           */
5521 #define  PWR_CR_UDEN                         ((uint32_t)0x000C0000)     /*!< Under Drive enable in stop mode     */
5522 #define  PWR_CR_UDEN_0                       ((uint32_t)0x00040000)     /*!< Bit 0                               */
5523 #define  PWR_CR_UDEN_1                       ((uint32_t)0x00080000)     /*!< Bit 1                               */
5524
5525 /* Legacy define */
5526 #define  PWR_CR_PMODE                        PWR_CR_VOS
5527 #define  PWR_CR_LPUDS                        PWR_CR_LPLVDS     /*!< Low-Power Regulator in deepsleep under-drive mode          */
5528 #define  PWR_CR_MRUDS                        PWR_CR_MRLVDS     /*!< Main regulator in deepsleep under-drive mode               */
5529
5530 /*******************  Bit definition for PWR_CSR register  ********************/
5531 #define  PWR_CSR_WUF                         ((uint32_t)0x00000001)     /*!< Wakeup Flag                                      */
5532 #define  PWR_CSR_SBF                         ((uint32_t)0x00000002)     /*!< Standby Flag                                     */
5533 #define  PWR_CSR_PVDO                        ((uint32_t)0x00000004)     /*!< PVD Output                                       */
5534 #define  PWR_CSR_BRR                         ((uint32_t)0x00000008)     /*!< Backup regulator ready                           */
5535 #define  PWR_CSR_EWUP                        ((uint32_t)0x00000100)     /*!< Enable WKUP pin                                  */
5536 #define  PWR_CSR_BRE                         ((uint32_t)0x00000200)     /*!< Backup regulator enable                          */
5537 #define  PWR_CSR_VOSRDY                      ((uint32_t)0x00004000)     /*!< Regulator voltage scaling output selection ready */
5538 #define  PWR_CSR_ODRDY                       ((uint32_t)0x00010000)     /*!< Over Drive generator ready                       */
5539 #define  PWR_CSR_ODSWRDY                     ((uint32_t)0x00020000)     /*!< Over Drive Switch ready                          */
5540 #define  PWR_CSR_UDSWRDY                     ((uint32_t)0x000C0000)     /*!< Under Drive ready                                */
5541
5542 /* Legacy define */
5543 #define  PWR_CSR_REGRDY                      PWR_CSR_VOSRDY
5544
5545 /******************************************************************************/
5546 /*                                                                            */
5547 /*                         Reset and Clock Control                            */
5548 /*                                                                            */
5549 /******************************************************************************/
5550 /********************  Bit definition for RCC_CR register  ********************/
5551 #define  RCC_CR_HSION                        ((uint32_t)0x00000001)
5552 #define  RCC_CR_HSIRDY                       ((uint32_t)0x00000002)
5553
5554 #define  RCC_CR_HSITRIM                      ((uint32_t)0x000000F8)
5555 #define  RCC_CR_HSITRIM_0                    ((uint32_t)0x00000008)/*!<Bit 0 */
5556 #define  RCC_CR_HSITRIM_1                    ((uint32_t)0x00000010)/*!<Bit 1 */
5557 #define  RCC_CR_HSITRIM_2                    ((uint32_t)0x00000020)/*!<Bit 2 */
5558 #define  RCC_CR_HSITRIM_3                    ((uint32_t)0x00000040)/*!<Bit 3 */
5559 #define  RCC_CR_HSITRIM_4                    ((uint32_t)0x00000080)/*!<Bit 4 */
5560
5561 #define  RCC_CR_HSICAL                       ((uint32_t)0x0000FF00)
5562 #define  RCC_CR_HSICAL_0                     ((uint32_t)0x00000100)/*!<Bit 0 */
5563 #define  RCC_CR_HSICAL_1                     ((uint32_t)0x00000200)/*!<Bit 1 */
5564 #define  RCC_CR_HSICAL_2                     ((uint32_t)0x00000400)/*!<Bit 2 */
5565 #define  RCC_CR_HSICAL_3                     ((uint32_t)0x00000800)/*!<Bit 3 */
5566 #define  RCC_CR_HSICAL_4                     ((uint32_t)0x00001000)/*!<Bit 4 */
5567 #define  RCC_CR_HSICAL_5                     ((uint32_t)0x00002000)/*!<Bit 5 */
5568 #define  RCC_CR_HSICAL_6                     ((uint32_t)0x00004000)/*!<Bit 6 */
5569 #define  RCC_CR_HSICAL_7                     ((uint32_t)0x00008000)/*!<Bit 7 */
5570
5571 #define  RCC_CR_HSEON                        ((uint32_t)0x00010000)
5572 #define  RCC_CR_HSERDY                       ((uint32_t)0x00020000)
5573 #define  RCC_CR_HSEBYP                       ((uint32_t)0x00040000)
5574 #define  RCC_CR_CSSON                        ((uint32_t)0x00080000)
5575 #define  RCC_CR_PLLON                        ((uint32_t)0x01000000)
5576 #define  RCC_CR_PLLRDY                       ((uint32_t)0x02000000)
5577 #define  RCC_CR_PLLI2SON                     ((uint32_t)0x04000000)
5578 #define  RCC_CR_PLLI2SRDY                    ((uint32_t)0x08000000)
5579 #define  RCC_CR_PLLSAION                     ((uint32_t)0x10000000)
5580 #define  RCC_CR_PLLSAIRDY                    ((uint32_t)0x20000000)
5581
5582 /********************  Bit definition for RCC_PLLCFGR register  ***************/
5583 #define  RCC_PLLCFGR_PLLM                    ((uint32_t)0x0000003F)
5584 #define  RCC_PLLCFGR_PLLM_0                  ((uint32_t)0x00000001)
5585 #define  RCC_PLLCFGR_PLLM_1                  ((uint32_t)0x00000002)
5586 #define  RCC_PLLCFGR_PLLM_2                  ((uint32_t)0x00000004)
5587 #define  RCC_PLLCFGR_PLLM_3                  ((uint32_t)0x00000008)
5588 #define  RCC_PLLCFGR_PLLM_4                  ((uint32_t)0x00000010)
5589 #define  RCC_PLLCFGR_PLLM_5                  ((uint32_t)0x00000020)
5590
5591 #define  RCC_PLLCFGR_PLLN                     ((uint32_t)0x00007FC0)
5592 #define  RCC_PLLCFGR_PLLN_0                   ((uint32_t)0x00000040)
5593 #define  RCC_PLLCFGR_PLLN_1                   ((uint32_t)0x00000080)
5594 #define  RCC_PLLCFGR_PLLN_2                   ((uint32_t)0x00000100)
5595 #define  RCC_PLLCFGR_PLLN_3                   ((uint32_t)0x00000200)
5596 #define  RCC_PLLCFGR_PLLN_4                   ((uint32_t)0x00000400)
5597 #define  RCC_PLLCFGR_PLLN_5                   ((uint32_t)0x00000800)
5598 #define  RCC_PLLCFGR_PLLN_6                   ((uint32_t)0x00001000)
5599 #define  RCC_PLLCFGR_PLLN_7                   ((uint32_t)0x00002000)
5600 #define  RCC_PLLCFGR_PLLN_8                   ((uint32_t)0x00004000)
5601
5602 #define  RCC_PLLCFGR_PLLP                    ((uint32_t)0x00030000)
5603 #define  RCC_PLLCFGR_PLLP_0                  ((uint32_t)0x00010000)
5604 #define  RCC_PLLCFGR_PLLP_1                  ((uint32_t)0x00020000)
5605
5606 #define  RCC_PLLCFGR_PLLSRC                  ((uint32_t)0x00400000)
5607 #define  RCC_PLLCFGR_PLLSRC_HSE              ((uint32_t)0x00400000)
5608 #define  RCC_PLLCFGR_PLLSRC_HSI              ((uint32_t)0x00000000)
5609
5610 #define  RCC_PLLCFGR_PLLQ                    ((uint32_t)0x0F000000)
5611 #define  RCC_PLLCFGR_PLLQ_0                  ((uint32_t)0x01000000)
5612 #define  RCC_PLLCFGR_PLLQ_1                  ((uint32_t)0x02000000)
5613 #define  RCC_PLLCFGR_PLLQ_2                  ((uint32_t)0x04000000)
5614 #define  RCC_PLLCFGR_PLLQ_3                  ((uint32_t)0x08000000)
5615
5616 /********************  Bit definition for RCC_CFGR register  ******************/
5617 /*!< SW configuration */
5618 #define  RCC_CFGR_SW                         ((uint32_t)0x00000003)        /*!< SW[1:0] bits (System clock Switch) */
5619 #define  RCC_CFGR_SW_0                       ((uint32_t)0x00000001)        /*!< Bit 0 */
5620 #define  RCC_CFGR_SW_1                       ((uint32_t)0x00000002)        /*!< Bit 1 */
5621
5622 #define  RCC_CFGR_SW_HSI                     ((uint32_t)0x00000000)        /*!< HSI selected as system clock */
5623 #define  RCC_CFGR_SW_HSE                     ((uint32_t)0x00000001)        /*!< HSE selected as system clock */
5624 #define  RCC_CFGR_SW_PLL                     ((uint32_t)0x00000002)        /*!< PLL selected as system clock */
5625
5626 /*!< SWS configuration */
5627 #define  RCC_CFGR_SWS                        ((uint32_t)0x0000000C)        /*!< SWS[1:0] bits (System Clock Switch Status) */
5628 #define  RCC_CFGR_SWS_0                      ((uint32_t)0x00000004)        /*!< Bit 0 */
5629 #define  RCC_CFGR_SWS_1                      ((uint32_t)0x00000008)        /*!< Bit 1 */
5630
5631 #define  RCC_CFGR_SWS_HSI                    ((uint32_t)0x00000000)        /*!< HSI oscillator used as system clock */
5632 #define  RCC_CFGR_SWS_HSE                    ((uint32_t)0x00000004)        /*!< HSE oscillator used as system clock */
5633 #define  RCC_CFGR_SWS_PLL                    ((uint32_t)0x00000008)        /*!< PLL used as system clock */
5634
5635 /*!< HPRE configuration */
5636 #define  RCC_CFGR_HPRE                       ((uint32_t)0x000000F0)        /*!< HPRE[3:0] bits (AHB prescaler) */
5637 #define  RCC_CFGR_HPRE_0                     ((uint32_t)0x00000010)        /*!< Bit 0 */
5638 #define  RCC_CFGR_HPRE_1                     ((uint32_t)0x00000020)        /*!< Bit 1 */
5639 #define  RCC_CFGR_HPRE_2                     ((uint32_t)0x00000040)        /*!< Bit 2 */
5640 #define  RCC_CFGR_HPRE_3                     ((uint32_t)0x00000080)        /*!< Bit 3 */
5641
5642 #define  RCC_CFGR_HPRE_DIV1                  ((uint32_t)0x00000000)        /*!< SYSCLK not divided */
5643 #define  RCC_CFGR_HPRE_DIV2                  ((uint32_t)0x00000080)        /*!< SYSCLK divided by 2 */
5644 #define  RCC_CFGR_HPRE_DIV4                  ((uint32_t)0x00000090)        /*!< SYSCLK divided by 4 */
5645 #define  RCC_CFGR_HPRE_DIV8                  ((uint32_t)0x000000A0)        /*!< SYSCLK divided by 8 */
5646 #define  RCC_CFGR_HPRE_DIV16                 ((uint32_t)0x000000B0)        /*!< SYSCLK divided by 16 */
5647 #define  RCC_CFGR_HPRE_DIV64                 ((uint32_t)0x000000C0)        /*!< SYSCLK divided by 64 */
5648 #define  RCC_CFGR_HPRE_DIV128                ((uint32_t)0x000000D0)        /*!< SYSCLK divided by 128 */
5649 #define  RCC_CFGR_HPRE_DIV256                ((uint32_t)0x000000E0)        /*!< SYSCLK divided by 256 */
5650 #define  RCC_CFGR_HPRE_DIV512                ((uint32_t)0x000000F0)        /*!< SYSCLK divided by 512 */
5651
5652 /*!< PPRE1 configuration */
5653 #define  RCC_CFGR_PPRE1                      ((uint32_t)0x00001C00)        /*!< PRE1[2:0] bits (APB1 prescaler) */
5654 #define  RCC_CFGR_PPRE1_0                    ((uint32_t)0x00000400)        /*!< Bit 0 */
5655 #define  RCC_CFGR_PPRE1_1                    ((uint32_t)0x00000800)        /*!< Bit 1 */
5656 #define  RCC_CFGR_PPRE1_2                    ((uint32_t)0x00001000)        /*!< Bit 2 */
5657
5658 #define  RCC_CFGR_PPRE1_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */
5659 #define  RCC_CFGR_PPRE1_DIV2                 ((uint32_t)0x00001000)        /*!< HCLK divided by 2 */
5660 #define  RCC_CFGR_PPRE1_DIV4                 ((uint32_t)0x00001400)        /*!< HCLK divided by 4 */
5661 #define  RCC_CFGR_PPRE1_DIV8                 ((uint32_t)0x00001800)        /*!< HCLK divided by 8 */
5662 #define  RCC_CFGR_PPRE1_DIV16                ((uint32_t)0x00001C00)        /*!< HCLK divided by 16 */
5663
5664 /*!< PPRE2 configuration */
5665 #define  RCC_CFGR_PPRE2                      ((uint32_t)0x0000E000)        /*!< PRE2[2:0] bits (APB2 prescaler) */
5666 #define  RCC_CFGR_PPRE2_0                    ((uint32_t)0x00002000)        /*!< Bit 0 */
5667 #define  RCC_CFGR_PPRE2_1                    ((uint32_t)0x00004000)        /*!< Bit 1 */
5668 #define  RCC_CFGR_PPRE2_2                    ((uint32_t)0x00008000)        /*!< Bit 2 */
5669
5670 #define  RCC_CFGR_PPRE2_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */
5671 #define  RCC_CFGR_PPRE2_DIV2                 ((uint32_t)0x00008000)        /*!< HCLK divided by 2 */
5672 #define  RCC_CFGR_PPRE2_DIV4                 ((uint32_t)0x0000A000)        /*!< HCLK divided by 4 */
5673 #define  RCC_CFGR_PPRE2_DIV8                 ((uint32_t)0x0000C000)        /*!< HCLK divided by 8 */
5674 #define  RCC_CFGR_PPRE2_DIV16                ((uint32_t)0x0000E000)        /*!< HCLK divided by 16 */
5675
5676 /*!< RTCPRE configuration */
5677 #define  RCC_CFGR_RTCPRE                     ((uint32_t)0x001F0000)
5678 #define  RCC_CFGR_RTCPRE_0                   ((uint32_t)0x00010000)
5679 #define  RCC_CFGR_RTCPRE_1                   ((uint32_t)0x00020000)
5680 #define  RCC_CFGR_RTCPRE_2                   ((uint32_t)0x00040000)
5681 #define  RCC_CFGR_RTCPRE_3                   ((uint32_t)0x00080000)
5682 #define  RCC_CFGR_RTCPRE_4                   ((uint32_t)0x00100000)
5683
5684 /*!< MCO1 configuration */
5685 #define  RCC_CFGR_MCO1                       ((uint32_t)0x00600000)
5686 #define  RCC_CFGR_MCO1_0                     ((uint32_t)0x00200000)
5687 #define  RCC_CFGR_MCO1_1                     ((uint32_t)0x00400000)
5688
5689 #define  RCC_CFGR_I2SSRC                     ((uint32_t)0x00800000)
5690
5691 #define  RCC_CFGR_MCO1PRE                    ((uint32_t)0x07000000)
5692 #define  RCC_CFGR_MCO1PRE_0                  ((uint32_t)0x01000000)
5693 #define  RCC_CFGR_MCO1PRE_1                  ((uint32_t)0x02000000)
5694 #define  RCC_CFGR_MCO1PRE_2                  ((uint32_t)0x04000000)
5695
5696 #define  RCC_CFGR_MCO2PRE                    ((uint32_t)0x38000000)
5697 #define  RCC_CFGR_MCO2PRE_0                  ((uint32_t)0x08000000)
5698 #define  RCC_CFGR_MCO2PRE_1                  ((uint32_t)0x10000000)
5699 #define  RCC_CFGR_MCO2PRE_2                  ((uint32_t)0x20000000)
5700
5701 #define  RCC_CFGR_MCO2                       ((uint32_t)0xC0000000)
5702 #define  RCC_CFGR_MCO2_0                     ((uint32_t)0x40000000)
5703 #define  RCC_CFGR_MCO2_1                     ((uint32_t)0x80000000)
5704
5705 /********************  Bit definition for RCC_CIR register  *******************/
5706 #define  RCC_CIR_LSIRDYF                     ((uint32_t)0x00000001)
5707 #define  RCC_CIR_LSERDYF                     ((uint32_t)0x00000002)
5708 #define  RCC_CIR_HSIRDYF                     ((uint32_t)0x00000004)
5709 #define  RCC_CIR_HSERDYF                     ((uint32_t)0x00000008)
5710 #define  RCC_CIR_PLLRDYF                     ((uint32_t)0x00000010)
5711 #define  RCC_CIR_PLLI2SRDYF                  ((uint32_t)0x00000020)
5712 #define  RCC_CIR_PLLSAIRDYF                  ((uint32_t)0x00000040)
5713 #define  RCC_CIR_CSSF                        ((uint32_t)0x00000080)
5714 #define  RCC_CIR_LSIRDYIE                    ((uint32_t)0x00000100)
5715 #define  RCC_CIR_LSERDYIE                    ((uint32_t)0x00000200)
5716 #define  RCC_CIR_HSIRDYIE                    ((uint32_t)0x00000400)
5717 #define  RCC_CIR_HSERDYIE                    ((uint32_t)0x00000800)
5718 #define  RCC_CIR_PLLRDYIE                    ((uint32_t)0x00001000)
5719 #define  RCC_CIR_PLLI2SRDYIE                 ((uint32_t)0x00002000)
5720 #define  RCC_CIR_PLLSAIRDYIE                 ((uint32_t)0x00004000)
5721 #define  RCC_CIR_LSIRDYC                     ((uint32_t)0x00010000)
5722 #define  RCC_CIR_LSERDYC                     ((uint32_t)0x00020000)
5723 #define  RCC_CIR_HSIRDYC                     ((uint32_t)0x00040000)
5724 #define  RCC_CIR_HSERDYC                     ((uint32_t)0x00080000)
5725 #define  RCC_CIR_PLLRDYC                     ((uint32_t)0x00100000)
5726 #define  RCC_CIR_PLLI2SRDYC                  ((uint32_t)0x00200000)
5727 #define  RCC_CIR_PLLSAIRDYC                  ((uint32_t)0x00400000)
5728 #define  RCC_CIR_CSSC                        ((uint32_t)0x00800000)
5729
5730 /********************  Bit definition for RCC_AHB1RSTR register  **************/
5731 #define  RCC_AHB1RSTR_GPIOARST               ((uint32_t)0x00000001)
5732 #define  RCC_AHB1RSTR_GPIOBRST               ((uint32_t)0x00000002)
5733 #define  RCC_AHB1RSTR_GPIOCRST               ((uint32_t)0x00000004)
5734 #define  RCC_AHB1RSTR_GPIODRST               ((uint32_t)0x00000008)
5735 #define  RCC_AHB1RSTR_GPIOERST               ((uint32_t)0x00000010)
5736 #define  RCC_AHB1RSTR_GPIOFRST               ((uint32_t)0x00000020)
5737 #define  RCC_AHB1RSTR_GPIOGRST               ((uint32_t)0x00000040)
5738 #define  RCC_AHB1RSTR_GPIOHRST               ((uint32_t)0x00000080)
5739 #define  RCC_AHB1RSTR_GPIOIRST               ((uint32_t)0x00000100)
5740 #define  RCC_AHB1RSTR_GPIOJRST               ((uint32_t)0x00000200)
5741 #define  RCC_AHB1RSTR_GPIOKRST               ((uint32_t)0x00000400)
5742 #define  RCC_AHB1RSTR_CRCRST                 ((uint32_t)0x00001000)
5743 #define  RCC_AHB1RSTR_DMA1RST                ((uint32_t)0x00200000)
5744 #define  RCC_AHB1RSTR_DMA2RST                ((uint32_t)0x00400000)
5745 #define  RCC_AHB1RSTR_DMA2DRST               ((uint32_t)0x00800000)
5746 #define  RCC_AHB1RSTR_ETHMACRST              ((uint32_t)0x02000000)
5747 #define  RCC_AHB1RSTR_OTGHRST                ((uint32_t)0x10000000)
5748
5749 /********************  Bit definition for RCC_AHB2RSTR register  **************/
5750 #define  RCC_AHB2RSTR_DCMIRST                ((uint32_t)0x00000001)
5751 #define  RCC_AHB2RSTR_CRYPRST                ((uint32_t)0x00000010)
5752 #define  RCC_AHB2RSTR_HASHRST                ((uint32_t)0x00000020)
5753  /* maintained for legacy purpose */
5754  #define  RCC_AHB2RSTR_HSAHRST                RCC_AHB2RSTR_HASHRST
5755 #define  RCC_AHB2RSTR_RNGRST                 ((uint32_t)0x00000040)
5756 #define  RCC_AHB2RSTR_OTGFSRST               ((uint32_t)0x00000080)
5757
5758 /********************  Bit definition for RCC_AHB3RSTR register  **************/
5759 #define  RCC_AHB3RSTR_FMCRST                ((uint32_t)0x00000001)
5760
5761 /********************  Bit definition for RCC_APB1RSTR register  **************/
5762 #define  RCC_APB1RSTR_TIM2RST                ((uint32_t)0x00000001)
5763 #define  RCC_APB1RSTR_TIM3RST                ((uint32_t)0x00000002)
5764 #define  RCC_APB1RSTR_TIM4RST                ((uint32_t)0x00000004)
5765 #define  RCC_APB1RSTR_TIM5RST                ((uint32_t)0x00000008)
5766 #define  RCC_APB1RSTR_TIM6RST                ((uint32_t)0x00000010)
5767 #define  RCC_APB1RSTR_TIM7RST                ((uint32_t)0x00000020)
5768 #define  RCC_APB1RSTR_TIM12RST               ((uint32_t)0x00000040)
5769 #define  RCC_APB1RSTR_TIM13RST               ((uint32_t)0x00000080)
5770 #define  RCC_APB1RSTR_TIM14RST               ((uint32_t)0x00000100)
5771 #define  RCC_APB1RSTR_WWDGRST                ((uint32_t)0x00000800)
5772 #define  RCC_APB1RSTR_SPI2RST                ((uint32_t)0x00004000)
5773 #define  RCC_APB1RSTR_SPI3RST                ((uint32_t)0x00008000)
5774 #define  RCC_APB1RSTR_USART2RST              ((uint32_t)0x00020000)
5775 #define  RCC_APB1RSTR_USART3RST              ((uint32_t)0x00040000)
5776 #define  RCC_APB1RSTR_UART4RST               ((uint32_t)0x00080000)
5777 #define  RCC_APB1RSTR_UART5RST               ((uint32_t)0x00100000)
5778 #define  RCC_APB1RSTR_I2C1RST                ((uint32_t)0x00200000)
5779 #define  RCC_APB1RSTR_I2C2RST                ((uint32_t)0x00400000)
5780 #define  RCC_APB1RSTR_I2C3RST                ((uint32_t)0x00800000)
5781 #define  RCC_APB1RSTR_CAN1RST                ((uint32_t)0x02000000)
5782 #define  RCC_APB1RSTR_CAN2RST                ((uint32_t)0x04000000)
5783 #define  RCC_APB1RSTR_PWRRST                 ((uint32_t)0x10000000)
5784 #define  RCC_APB1RSTR_DACRST                 ((uint32_t)0x20000000)
5785 #define  RCC_APB1RSTR_UART7RST               ((uint32_t)0x40000000)
5786 #define  RCC_APB1RSTR_UART8RST               ((uint32_t)0x80000000)
5787
5788 /********************  Bit definition for RCC_APB2RSTR register  **************/
5789 #define  RCC_APB2RSTR_TIM1RST                ((uint32_t)0x00000001)
5790 #define  RCC_APB2RSTR_TIM8RST                ((uint32_t)0x00000002)
5791 #define  RCC_APB2RSTR_USART1RST              ((uint32_t)0x00000010)
5792 #define  RCC_APB2RSTR_USART6RST              ((uint32_t)0x00000020)
5793 #define  RCC_APB2RSTR_ADCRST                 ((uint32_t)0x00000100)
5794 #define  RCC_APB2RSTR_SDIORST                ((uint32_t)0x00000800)
5795 #define  RCC_APB2RSTR_SPI1RST                ((uint32_t)0x00001000)
5796 #define  RCC_APB2RSTR_SPI4RST                ((uint32_t)0x00002000)
5797 #define  RCC_APB2RSTR_SYSCFGRST              ((uint32_t)0x00004000)
5798 #define  RCC_APB2RSTR_TIM9RST                ((uint32_t)0x00010000)
5799 #define  RCC_APB2RSTR_TIM10RST               ((uint32_t)0x00020000)
5800 #define  RCC_APB2RSTR_TIM11RST               ((uint32_t)0x00040000)
5801 #define  RCC_APB2RSTR_SPI5RST                ((uint32_t)0x00100000)
5802 #define  RCC_APB2RSTR_SPI6RST                ((uint32_t)0x00200000)
5803 #define  RCC_APB2RSTR_SAI1RST                ((uint32_t)0x00400000)
5804 #define  RCC_APB2RSTR_LTDCRST                ((uint32_t)0x04000000)
5805
5806 /* Old SPI1RST bit definition, maintained for legacy purpose */
5807 #define  RCC_APB2RSTR_SPI1                   RCC_APB2RSTR_SPI1RST
5808
5809 /********************  Bit definition for RCC_AHB1ENR register  ***************/
5810 #define  RCC_AHB1ENR_GPIOAEN                 ((uint32_t)0x00000001)
5811 #define  RCC_AHB1ENR_GPIOBEN                 ((uint32_t)0x00000002)
5812 #define  RCC_AHB1ENR_GPIOCEN                 ((uint32_t)0x00000004)
5813 #define  RCC_AHB1ENR_GPIODEN                 ((uint32_t)0x00000008)
5814 #define  RCC_AHB1ENR_GPIOEEN                 ((uint32_t)0x00000010)
5815 #define  RCC_AHB1ENR_GPIOFEN                 ((uint32_t)0x00000020)
5816 #define  RCC_AHB1ENR_GPIOGEN                 ((uint32_t)0x00000040)
5817 #define  RCC_AHB1ENR_GPIOHEN                 ((uint32_t)0x00000080)
5818 #define  RCC_AHB1ENR_GPIOIEN                 ((uint32_t)0x00000100)
5819 #define  RCC_AHB1ENR_GPIOJEN                 ((uint32_t)0x00000200)
5820 #define  RCC_AHB1ENR_GPIOKEN                 ((uint32_t)0x00000400)
5821
5822 #define  RCC_AHB1ENR_CRCEN                   ((uint32_t)0x00001000)
5823 #define  RCC_AHB1ENR_BKPSRAMEN               ((uint32_t)0x00040000)
5824 #define  RCC_AHB1ENR_CCMDATARAMEN            ((uint32_t)0x00100000)
5825 #define  RCC_AHB1ENR_DMA1EN                  ((uint32_t)0x00200000)
5826 #define  RCC_AHB1ENR_DMA2EN                  ((uint32_t)0x00400000)
5827 #define  RCC_AHB1ENR_DMA2DEN                 ((uint32_t)0x00800000)
5828
5829 #define  RCC_AHB1ENR_ETHMACEN                ((uint32_t)0x02000000)
5830 #define  RCC_AHB1ENR_ETHMACTXEN              ((uint32_t)0x04000000)
5831 #define  RCC_AHB1ENR_ETHMACRXEN              ((uint32_t)0x08000000)
5832 #define  RCC_AHB1ENR_ETHMACPTPEN             ((uint32_t)0x10000000)
5833 #define  RCC_AHB1ENR_OTGHSEN                 ((uint32_t)0x20000000)
5834 #define  RCC_AHB1ENR_OTGHSULPIEN             ((uint32_t)0x40000000)
5835
5836 /********************  Bit definition for RCC_AHB2ENR register  ***************/
5837 #define  RCC_AHB2ENR_DCMIEN                  ((uint32_t)0x00000001)
5838 #define  RCC_AHB2ENR_CRYPEN                  ((uint32_t)0x00000010)
5839 #define  RCC_AHB2ENR_HASHEN                  ((uint32_t)0x00000020)
5840 #define  RCC_AHB2ENR_RNGEN                   ((uint32_t)0x00000040)
5841 #define  RCC_AHB2ENR_OTGFSEN                 ((uint32_t)0x00000080)
5842
5843 /********************  Bit definition for RCC_AHB3ENR register  ***************/
5844 #define  RCC_AHB3ENR_FMCEN                  ((uint32_t)0x00000001)
5845
5846 /********************  Bit definition for RCC_APB1ENR register  ***************/
5847 #define  RCC_APB1ENR_TIM2EN                  ((uint32_t)0x00000001)
5848 #define  RCC_APB1ENR_TIM3EN                  ((uint32_t)0x00000002)
5849 #define  RCC_APB1ENR_TIM4EN                  ((uint32_t)0x00000004)
5850 #define  RCC_APB1ENR_TIM5EN                  ((uint32_t)0x00000008)
5851 #define  RCC_APB1ENR_TIM6EN                  ((uint32_t)0x00000010)
5852 #define  RCC_APB1ENR_TIM7EN                  ((uint32_t)0x00000020)
5853 #define  RCC_APB1ENR_TIM12EN                 ((uint32_t)0x00000040)
5854 #define  RCC_APB1ENR_TIM13EN                 ((uint32_t)0x00000080)
5855 #define  RCC_APB1ENR_TIM14EN                 ((uint32_t)0x00000100)
5856 #define  RCC_APB1ENR_WWDGEN                  ((uint32_t)0x00000800)
5857 #define  RCC_APB1ENR_SPI2EN                  ((uint32_t)0x00004000)
5858 #define  RCC_APB1ENR_SPI3EN                  ((uint32_t)0x00008000)
5859 #define  RCC_APB1ENR_USART2EN                ((uint32_t)0x00020000)
5860 #define  RCC_APB1ENR_USART3EN                ((uint32_t)0x00040000)
5861 #define  RCC_APB1ENR_UART4EN                 ((uint32_t)0x00080000)
5862 #define  RCC_APB1ENR_UART5EN                 ((uint32_t)0x00100000)
5863 #define  RCC_APB1ENR_I2C1EN                  ((uint32_t)0x00200000)
5864 #define  RCC_APB1ENR_I2C2EN                  ((uint32_t)0x00400000)
5865 #define  RCC_APB1ENR_I2C3EN                  ((uint32_t)0x00800000)
5866 #define  RCC_APB1ENR_CAN1EN                  ((uint32_t)0x02000000)
5867 #define  RCC_APB1ENR_CAN2EN                  ((uint32_t)0x04000000)
5868 #define  RCC_APB1ENR_PWREN                   ((uint32_t)0x10000000)
5869 #define  RCC_APB1ENR_DACEN                   ((uint32_t)0x20000000)
5870 #define  RCC_APB1ENR_UART7EN                 ((uint32_t)0x40000000)
5871 #define  RCC_APB1ENR_UART8EN                 ((uint32_t)0x80000000)
5872
5873 /********************  Bit definition for RCC_APB2ENR register  ***************/
5874 #define  RCC_APB2ENR_TIM1EN                  ((uint32_t)0x00000001)
5875 #define  RCC_APB2ENR_TIM8EN                  ((uint32_t)0x00000002)
5876 #define  RCC_APB2ENR_USART1EN                ((uint32_t)0x00000010)
5877 #define  RCC_APB2ENR_USART6EN                ((uint32_t)0x00000020)
5878 #define  RCC_APB2ENR_ADC1EN                  ((uint32_t)0x00000100)
5879 #define  RCC_APB2ENR_ADC2EN                  ((uint32_t)0x00000200)
5880 #define  RCC_APB2ENR_ADC3EN                  ((uint32_t)0x00000400)
5881 #define  RCC_APB2ENR_SDIOEN                  ((uint32_t)0x00000800)
5882 #define  RCC_APB2ENR_SPI1EN                  ((uint32_t)0x00001000)
5883 #define  RCC_APB2ENR_SPI4EN                  ((uint32_t)0x00002000)
5884 #define  RCC_APB2ENR_SYSCFGEN                ((uint32_t)0x00004000)
5885 #define  RCC_APB2ENR_TIM9EN                  ((uint32_t)0x00010000)
5886 #define  RCC_APB2ENR_TIM10EN                 ((uint32_t)0x00020000)
5887 #define  RCC_APB2ENR_TIM11EN                 ((uint32_t)0x00040000)
5888 #define  RCC_APB2ENR_SPI5EN                  ((uint32_t)0x00100000)
5889 #define  RCC_APB2ENR_SPI6EN                  ((uint32_t)0x00200000)
5890 #define  RCC_APB2ENR_SAI1EN                  ((uint32_t)0x00400000)
5891 #define  RCC_APB2ENR_LTDCEN                  ((uint32_t)0x04000000)
5892
5893 /********************  Bit definition for RCC_AHB1LPENR register  *************/
5894 #define  RCC_AHB1LPENR_GPIOALPEN             ((uint32_t)0x00000001)
5895 #define  RCC_AHB1LPENR_GPIOBLPEN             ((uint32_t)0x00000002)
5896 #define  RCC_AHB1LPENR_GPIOCLPEN             ((uint32_t)0x00000004)
5897 #define  RCC_AHB1LPENR_GPIODLPEN             ((uint32_t)0x00000008)
5898 #define  RCC_AHB1LPENR_GPIOELPEN             ((uint32_t)0x00000010)
5899 #define  RCC_AHB1LPENR_GPIOFLPEN             ((uint32_t)0x00000020)
5900 #define  RCC_AHB1LPENR_GPIOGLPEN             ((uint32_t)0x00000040)
5901 #define  RCC_AHB1LPENR_GPIOHLPEN             ((uint32_t)0x00000080)
5902 #define  RCC_AHB1LPENR_GPIOILPEN             ((uint32_t)0x00000100)
5903 #define  RCC_AHB1LPENR_GPIOJLPEN             ((uint32_t)0x00000200)
5904 #define  RCC_AHB1LPENR_GPIOKLPEN             ((uint32_t)0x00000400)
5905
5906 #define  RCC_AHB1LPENR_CRCLPEN               ((uint32_t)0x00001000)
5907 #define  RCC_AHB1LPENR_FLITFLPEN             ((uint32_t)0x00008000)
5908 #define  RCC_AHB1LPENR_SRAM1LPEN             ((uint32_t)0x00010000)
5909 #define  RCC_AHB1LPENR_SRAM2LPEN             ((uint32_t)0x00020000)
5910 #define  RCC_AHB1LPENR_BKPSRAMLPEN           ((uint32_t)0x00040000)
5911 #define  RCC_AHB1LPENR_SRAM3LPEN             ((uint32_t)0x00080000)
5912 #define  RCC_AHB1LPENR_DMA1LPEN              ((uint32_t)0x00200000)
5913 #define  RCC_AHB1LPENR_DMA2LPEN              ((uint32_t)0x00400000)
5914 #define  RCC_AHB1LPENR_DMA2DLPEN             ((uint32_t)0x00800000)
5915
5916 #define  RCC_AHB1LPENR_ETHMACLPEN            ((uint32_t)0x02000000)
5917 #define  RCC_AHB1LPENR_ETHMACTXLPEN          ((uint32_t)0x04000000)
5918 #define  RCC_AHB1LPENR_ETHMACRXLPEN          ((uint32_t)0x08000000)
5919 #define  RCC_AHB1LPENR_ETHMACPTPLPEN         ((uint32_t)0x10000000)
5920 #define  RCC_AHB1LPENR_OTGHSLPEN             ((uint32_t)0x20000000)
5921 #define  RCC_AHB1LPENR_OTGHSULPILPEN         ((uint32_t)0x40000000)
5922
5923 /********************  Bit definition for RCC_AHB2LPENR register  *************/
5924 #define  RCC_AHB2LPENR_DCMILPEN              ((uint32_t)0x00000001)
5925 #define  RCC_AHB2LPENR_CRYPLPEN              ((uint32_t)0x00000010)
5926 #define  RCC_AHB2LPENR_HASHLPEN              ((uint32_t)0x00000020)
5927 #define  RCC_AHB2LPENR_RNGLPEN               ((uint32_t)0x00000040)
5928 #define  RCC_AHB2LPENR_OTGFSLPEN             ((uint32_t)0x00000080)
5929
5930 /********************  Bit definition for RCC_AHB3LPENR register  *************/
5931 #define  RCC_AHB3LPENR_FMCLPEN              ((uint32_t)0x00000001)
5932
5933 /********************  Bit definition for RCC_APB1LPENR register  *************/
5934 #define  RCC_APB1LPENR_TIM2LPEN              ((uint32_t)0x00000001)
5935 #define  RCC_APB1LPENR_TIM3LPEN              ((uint32_t)0x00000002)
5936 #define  RCC_APB1LPENR_TIM4LPEN              ((uint32_t)0x00000004)
5937 #define  RCC_APB1LPENR_TIM5LPEN              ((uint32_t)0x00000008)
5938 #define  RCC_APB1LPENR_TIM6LPEN              ((uint32_t)0x00000010)
5939 #define  RCC_APB1LPENR_TIM7LPEN              ((uint32_t)0x00000020)
5940 #define  RCC_APB1LPENR_TIM12LPEN             ((uint32_t)0x00000040)
5941 #define  RCC_APB1LPENR_TIM13LPEN             ((uint32_t)0x00000080)
5942 #define  RCC_APB1LPENR_TIM14LPEN             ((uint32_t)0x00000100)
5943 #define  RCC_APB1LPENR_WWDGLPEN              ((uint32_t)0x00000800)
5944 #define  RCC_APB1LPENR_SPI2LPEN              ((uint32_t)0x00004000)
5945 #define  RCC_APB1LPENR_SPI3LPEN              ((uint32_t)0x00008000)
5946 #define  RCC_APB1LPENR_USART2LPEN            ((uint32_t)0x00020000)
5947 #define  RCC_APB1LPENR_USART3LPEN            ((uint32_t)0x00040000)
5948 #define  RCC_APB1LPENR_UART4LPEN             ((uint32_t)0x00080000)
5949 #define  RCC_APB1LPENR_UART5LPEN             ((uint32_t)0x00100000)
5950 #define  RCC_APB1LPENR_I2C1LPEN              ((uint32_t)0x00200000)
5951 #define  RCC_APB1LPENR_I2C2LPEN              ((uint32_t)0x00400000)
5952 #define  RCC_APB1LPENR_I2C3LPEN              ((uint32_t)0x00800000)
5953 #define  RCC_APB1LPENR_CAN1LPEN              ((uint32_t)0x02000000)
5954 #define  RCC_APB1LPENR_CAN2LPEN              ((uint32_t)0x04000000)
5955 #define  RCC_APB1LPENR_PWRLPEN               ((uint32_t)0x10000000)
5956 #define  RCC_APB1LPENR_DACLPEN               ((uint32_t)0x20000000)
5957 #define  RCC_APB1LPENR_UART7LPEN             ((uint32_t)0x40000000)
5958 #define  RCC_APB1LPENR_UART8LPEN             ((uint32_t)0x80000000)
5959
5960 /********************  Bit definition for RCC_APB2LPENR register  *************/
5961 #define  RCC_APB2LPENR_TIM1LPEN              ((uint32_t)0x00000001)
5962 #define  RCC_APB2LPENR_TIM8LPEN              ((uint32_t)0x00000002)
5963 #define  RCC_APB2LPENR_USART1LPEN            ((uint32_t)0x00000010)
5964 #define  RCC_APB2LPENR_USART6LPEN            ((uint32_t)0x00000020)
5965 #define  RCC_APB2LPENR_ADC1LPEN              ((uint32_t)0x00000100)
5966 #define  RCC_APB2LPENR_ADC2LPEN              ((uint32_t)0x00000200)
5967 #define  RCC_APB2LPENR_ADC3LPEN              ((uint32_t)0x00000400)
5968 #define  RCC_APB2LPENR_SDIOLPEN              ((uint32_t)0x00000800)
5969 #define  RCC_APB2LPENR_SPI1LPEN              ((uint32_t)0x00001000)
5970 #define  RCC_APB2LPENR_SPI4LPEN              ((uint32_t)0x00002000)
5971 #define  RCC_APB2LPENR_SYSCFGLPEN            ((uint32_t)0x00004000)
5972 #define  RCC_APB2LPENR_TIM9LPEN              ((uint32_t)0x00010000)
5973 #define  RCC_APB2LPENR_TIM10LPEN             ((uint32_t)0x00020000)
5974 #define  RCC_APB2LPENR_TIM11LPEN             ((uint32_t)0x00040000)
5975 #define  RCC_APB2LPENR_SPI5LPEN              ((uint32_t)0x00100000)
5976 #define  RCC_APB2LPENR_SPI6LPEN              ((uint32_t)0x00200000)
5977 #define  RCC_APB2LPENR_SAI1LPEN              ((uint32_t)0x00400000)
5978 #define  RCC_APB2LPENR_LTDCLPEN              ((uint32_t)0x04000000)
5979
5980 /********************  Bit definition for RCC_BDCR register  ******************/
5981 #define  RCC_BDCR_LSEON                      ((uint32_t)0x00000001)
5982 #define  RCC_BDCR_LSERDY                     ((uint32_t)0x00000002)
5983 #define  RCC_BDCR_LSEBYP                     ((uint32_t)0x00000004)
5984
5985 #define  RCC_BDCR_RTCSEL                    ((uint32_t)0x00000300)
5986 #define  RCC_BDCR_RTCSEL_0                  ((uint32_t)0x00000100)
5987 #define  RCC_BDCR_RTCSEL_1                  ((uint32_t)0x00000200)
5988
5989 #define  RCC_BDCR_RTCEN                      ((uint32_t)0x00008000)
5990 #define  RCC_BDCR_BDRST                      ((uint32_t)0x00010000)
5991
5992 /********************  Bit definition for RCC_CSR register  *******************/
5993 #define  RCC_CSR_LSION                       ((uint32_t)0x00000001)
5994 #define  RCC_CSR_LSIRDY                      ((uint32_t)0x00000002)
5995 #define  RCC_CSR_RMVF                        ((uint32_t)0x01000000)
5996 #define  RCC_CSR_BORRSTF                     ((uint32_t)0x02000000)
5997 #define  RCC_CSR_PADRSTF                     ((uint32_t)0x04000000)
5998 #define  RCC_CSR_PORRSTF                     ((uint32_t)0x08000000)
5999 #define  RCC_CSR_SFTRSTF                     ((uint32_t)0x10000000)
6000 #define  RCC_CSR_WDGRSTF                     ((uint32_t)0x20000000)
6001 #define  RCC_CSR_WWDGRSTF                    ((uint32_t)0x40000000)
6002 #define  RCC_CSR_LPWRRSTF                    ((uint32_t)0x80000000)
6003
6004 /********************  Bit definition for RCC_SSCGR register  *****************/
6005 #define  RCC_SSCGR_MODPER                    ((uint32_t)0x00001FFF)
6006 #define  RCC_SSCGR_INCSTEP                   ((uint32_t)0x0FFFE000)
6007 #define  RCC_SSCGR_SPREADSEL                 ((uint32_t)0x40000000)
6008 #define  RCC_SSCGR_SSCGEN                    ((uint32_t)0x80000000)
6009
6010 /********************  Bit definition for RCC_PLLI2SCFGR register  ************/
6011 #define  RCC_PLLI2SCFGR_PLLI2SN              ((uint32_t)0x00007FC0)
6012 #define  RCC_PLLI2SCFGR_PLLI2SN_0            ((uint32_t)0x00000040)
6013 #define  RCC_PLLI2SCFGR_PLLI2SN_1            ((uint32_t)0x00000080)
6014 #define  RCC_PLLI2SCFGR_PLLI2SN_2            ((uint32_t)0x00000100)
6015 #define  RCC_PLLI2SCFGR_PLLI2SN_3            ((uint32_t)0x00000200)
6016 #define  RCC_PLLI2SCFGR_PLLI2SN_4            ((uint32_t)0x00000400)
6017 #define  RCC_PLLI2SCFGR_PLLI2SN_5            ((uint32_t)0x00000800)
6018 #define  RCC_PLLI2SCFGR_PLLI2SN_6            ((uint32_t)0x00001000)
6019 #define  RCC_PLLI2SCFGR_PLLI2SN_7            ((uint32_t)0x00002000)
6020 #define  RCC_PLLI2SCFGR_PLLI2SN_8            ((uint32_t)0x00004000)
6021
6022 #define  RCC_PLLI2SCFGR_PLLI2SQ              ((uint32_t)0x0F000000)
6023 #define  RCC_PLLI2SCFGR_PLLI2SQ_0            ((uint32_t)0x01000000)
6024 #define  RCC_PLLI2SCFGR_PLLI2SQ_1            ((uint32_t)0x02000000)
6025 #define  RCC_PLLI2SCFGR_PLLI2SQ_2            ((uint32_t)0x04000000)
6026 #define  RCC_PLLI2SCFGR_PLLI2SQ_3            ((uint32_t)0x08000000)
6027
6028 #define  RCC_PLLI2SCFGR_PLLI2SR              ((uint32_t)0x70000000)
6029 #define  RCC_PLLI2SCFGR_PLLI2SR_0            ((uint32_t)0x10000000)
6030 #define  RCC_PLLI2SCFGR_PLLI2SR_1            ((uint32_t)0x20000000)
6031 #define  RCC_PLLI2SCFGR_PLLI2SR_2            ((uint32_t)0x40000000)
6032
6033
6034 /********************  Bit definition for RCC_PLLSAICFGR register  ************/
6035 #define  RCC_PLLSAICFGR_PLLSAIN              ((uint32_t)0x00007FC0)
6036 #define  RCC_PLLSAICFGR_PLLSAIN_0            ((uint32_t)0x00000040)
6037 #define  RCC_PLLSAICFGR_PLLSAIN_1            ((uint32_t)0x00000080)
6038 #define  RCC_PLLSAICFGR_PLLSAIN_2            ((uint32_t)0x00000100)
6039 #define  RCC_PLLSAICFGR_PLLSAIN_3            ((uint32_t)0x00000200)
6040 #define  RCC_PLLSAICFGR_PLLSAIN_4            ((uint32_t)0x00000400)
6041 #define  RCC_PLLSAICFGR_PLLSAIN_5            ((uint32_t)0x00000800)
6042 #define  RCC_PLLSAICFGR_PLLSAIN_6            ((uint32_t)0x00001000)
6043 #define  RCC_PLLSAICFGR_PLLSAIN_7            ((uint32_t)0x00002000)
6044 #define  RCC_PLLSAICFGR_PLLSAIN_8            ((uint32_t)0x00004000)
6045
6046 #define  RCC_PLLSAICFGR_PLLSAIQ              ((uint32_t)0x0F000000)
6047 #define  RCC_PLLSAICFGR_PLLSAIQ_0            ((uint32_t)0x01000000)
6048 #define  RCC_PLLSAICFGR_PLLSAIQ_1            ((uint32_t)0x02000000)
6049 #define  RCC_PLLSAICFGR_PLLSAIQ_2            ((uint32_t)0x04000000)
6050 #define  RCC_PLLSAICFGR_PLLSAIQ_3            ((uint32_t)0x08000000)
6051
6052 #define  RCC_PLLSAICFGR_PLLSAIR              ((uint32_t)0x70000000)
6053 #define  RCC_PLLSAICFGR_PLLSAIR_0            ((uint32_t)0x10000000)
6054 #define  RCC_PLLSAICFGR_PLLSAIR_1            ((uint32_t)0x20000000)
6055 #define  RCC_PLLSAICFGR_PLLSAIR_2            ((uint32_t)0x40000000)
6056
6057 /********************  Bit definition for RCC_DCKCFGR register  ***************/
6058 #define  RCC_DCKCFGR_PLLI2SDIVQ              ((uint32_t)0x0000001F)
6059 #define  RCC_DCKCFGR_PLLSAIDIVQ              ((uint32_t)0x00001F00)
6060 #define  RCC_DCKCFGR_PLLSAIDIVR              ((uint32_t)0x00030000)
6061 #define  RCC_DCKCFGR_SAI1ASRC                ((uint32_t)0x00300000)
6062 #define  RCC_DCKCFGR_SAI1BSRC                ((uint32_t)0x00C00000)
6063 #define  RCC_DCKCFGR_TIMPRE                  ((uint32_t)0x01000000)
6064
6065
6066 /******************************************************************************/
6067 /*                                                                            */
6068 /*                                    RNG                                     */
6069 /*                                                                            */
6070 /******************************************************************************/
6071 /********************  Bits definition for RNG_CR register  *******************/
6072 #define RNG_CR_RNGEN                         ((uint32_t)0x00000004)
6073 #define RNG_CR_IE                            ((uint32_t)0x00000008)
6074
6075 /********************  Bits definition for RNG_SR register  *******************/
6076 #define RNG_SR_DRDY                          ((uint32_t)0x00000001)
6077 #define RNG_SR_CECS                          ((uint32_t)0x00000002)
6078 #define RNG_SR_SECS                          ((uint32_t)0x00000004)
6079 #define RNG_SR_CEIS                          ((uint32_t)0x00000020)
6080 #define RNG_SR_SEIS                          ((uint32_t)0x00000040)
6081
6082 /******************************************************************************/
6083 /*                                                                            */
6084 /*                           Real-Time Clock (RTC)                            */
6085 /*                                                                            */
6086 /******************************************************************************/
6087 /********************  Bits definition for RTC_TR register  *******************/
6088 #define RTC_TR_PM                            ((uint32_t)0x00400000)
6089 #define RTC_TR_HT                            ((uint32_t)0x00300000)
6090 #define RTC_TR_HT_0                          ((uint32_t)0x00100000)
6091 #define RTC_TR_HT_1                          ((uint32_t)0x00200000)
6092 #define RTC_TR_HU                            ((uint32_t)0x000F0000)
6093 #define RTC_TR_HU_0                          ((uint32_t)0x00010000)
6094 #define RTC_TR_HU_1                          ((uint32_t)0x00020000)
6095 #define RTC_TR_HU_2                          ((uint32_t)0x00040000)
6096 #define RTC_TR_HU_3                          ((uint32_t)0x00080000)
6097 #define RTC_TR_MNT                           ((uint32_t)0x00007000)
6098 #define RTC_TR_MNT_0                         ((uint32_t)0x00001000)
6099 #define RTC_TR_MNT_1                         ((uint32_t)0x00002000)
6100 #define RTC_TR_MNT_2                         ((uint32_t)0x00004000)
6101 #define RTC_TR_MNU                           ((uint32_t)0x00000F00)
6102 #define RTC_TR_MNU_0                         ((uint32_t)0x00000100)
6103 #define RTC_TR_MNU_1                         ((uint32_t)0x00000200)
6104 #define RTC_TR_MNU_2                         ((uint32_t)0x00000400)
6105 #define RTC_TR_MNU_3                         ((uint32_t)0x00000800)
6106 #define RTC_TR_ST                            ((uint32_t)0x00000070)
6107 #define RTC_TR_ST_0                          ((uint32_t)0x00000010)
6108 #define RTC_TR_ST_1                          ((uint32_t)0x00000020)
6109 #define RTC_TR_ST_2                          ((uint32_t)0x00000040)
6110 #define RTC_TR_SU                            ((uint32_t)0x0000000F)
6111 #define RTC_TR_SU_0                          ((uint32_t)0x00000001)
6112 #define RTC_TR_SU_1                          ((uint32_t)0x00000002)
6113 #define RTC_TR_SU_2                          ((uint32_t)0x00000004)
6114 #define RTC_TR_SU_3                          ((uint32_t)0x00000008)
6115
6116 /********************  Bits definition for RTC_DR register  *******************/
6117 #define RTC_DR_YT                            ((uint32_t)0x00F00000)
6118 #define RTC_DR_YT_0                          ((uint32_t)0x00100000)
6119 #define RTC_DR_YT_1                          ((uint32_t)0x00200000)
6120 #define RTC_DR_YT_2                          ((uint32_t)0x00400000)
6121 #define RTC_DR_YT_3                          ((uint32_t)0x00800000)
6122 #define RTC_DR_YU                            ((uint32_t)0x000F0000)
6123 #define RTC_DR_YU_0                          ((uint32_t)0x00010000)
6124 #define RTC_DR_YU_1                          ((uint32_t)0x00020000)
6125 #define RTC_DR_YU_2                          ((uint32_t)0x00040000)
6126 #define RTC_DR_YU_3                          ((uint32_t)0x00080000)
6127 #define RTC_DR_WDU                           ((uint32_t)0x0000E000)
6128 #define RTC_DR_WDU_0                         ((uint32_t)0x00002000)
6129 #define RTC_DR_WDU_1                         ((uint32_t)0x00004000)
6130 #define RTC_DR_WDU_2                         ((uint32_t)0x00008000)
6131 #define RTC_DR_MT                            ((uint32_t)0x00001000)
6132 #define RTC_DR_MU                            ((uint32_t)0x00000F00)
6133 #define RTC_DR_MU_0                          ((uint32_t)0x00000100)
6134 #define RTC_DR_MU_1                          ((uint32_t)0x00000200)
6135 #define RTC_DR_MU_2                          ((uint32_t)0x00000400)
6136 #define RTC_DR_MU_3                          ((uint32_t)0x00000800)
6137 #define RTC_DR_DT                            ((uint32_t)0x00000030)
6138 #define RTC_DR_DT_0                          ((uint32_t)0x00000010)
6139 #define RTC_DR_DT_1                          ((uint32_t)0x00000020)
6140 #define RTC_DR_DU                            ((uint32_t)0x0000000F)
6141 #define RTC_DR_DU_0                          ((uint32_t)0x00000001)
6142 #define RTC_DR_DU_1                          ((uint32_t)0x00000002)
6143 #define RTC_DR_DU_2                          ((uint32_t)0x00000004)
6144 #define RTC_DR_DU_3                          ((uint32_t)0x00000008)
6145
6146 /********************  Bits definition for RTC_CR register  *******************/
6147 #define RTC_CR_COE                           ((uint32_t)0x00800000)
6148 #define RTC_CR_OSEL                          ((uint32_t)0x00600000)
6149 #define RTC_CR_OSEL_0                        ((uint32_t)0x00200000)
6150 #define RTC_CR_OSEL_1                        ((uint32_t)0x00400000)
6151 #define RTC_CR_POL                           ((uint32_t)0x00100000)
6152 #define RTC_CR_COSEL                         ((uint32_t)0x00080000)
6153 #define RTC_CR_BCK                           ((uint32_t)0x00040000)
6154 #define RTC_CR_SUB1H                         ((uint32_t)0x00020000)
6155 #define RTC_CR_ADD1H                         ((uint32_t)0x00010000)
6156 #define RTC_CR_TSIE                          ((uint32_t)0x00008000)
6157 #define RTC_CR_WUTIE                         ((uint32_t)0x00004000)
6158 #define RTC_CR_ALRBIE                        ((uint32_t)0x00002000)
6159 #define RTC_CR_ALRAIE                        ((uint32_t)0x00001000)
6160 #define RTC_CR_TSE                           ((uint32_t)0x00000800)
6161 #define RTC_CR_WUTE                          ((uint32_t)0x00000400)
6162 #define RTC_CR_ALRBE                         ((uint32_t)0x00000200)
6163 #define RTC_CR_ALRAE                         ((uint32_t)0x00000100)
6164 #define RTC_CR_DCE                           ((uint32_t)0x00000080)
6165 #define RTC_CR_FMT                           ((uint32_t)0x00000040)
6166 #define RTC_CR_BYPSHAD                       ((uint32_t)0x00000020)
6167 #define RTC_CR_REFCKON                       ((uint32_t)0x00000010)
6168 #define RTC_CR_TSEDGE                        ((uint32_t)0x00000008)
6169 #define RTC_CR_WUCKSEL                       ((uint32_t)0x00000007)
6170 #define RTC_CR_WUCKSEL_0                     ((uint32_t)0x00000001)
6171 #define RTC_CR_WUCKSEL_1                     ((uint32_t)0x00000002)
6172 #define RTC_CR_WUCKSEL_2                     ((uint32_t)0x00000004)
6173
6174 /********************  Bits definition for RTC_ISR register  ******************/
6175 #define RTC_ISR_RECALPF                      ((uint32_t)0x00010000)
6176 #define RTC_ISR_TAMP1F                       ((uint32_t)0x00002000)
6177 #define RTC_ISR_TAMP2F                       ((uint32_t)0x00004000)
6178 #define RTC_ISR_TSOVF                        ((uint32_t)0x00001000)
6179 #define RTC_ISR_TSF                          ((uint32_t)0x00000800)
6180 #define RTC_ISR_WUTF                         ((uint32_t)0x00000400)
6181 #define RTC_ISR_ALRBF                        ((uint32_t)0x00000200)
6182 #define RTC_ISR_ALRAF                        ((uint32_t)0x00000100)
6183 #define RTC_ISR_INIT                         ((uint32_t)0x00000080)
6184 #define RTC_ISR_INITF                        ((uint32_t)0x00000040)
6185 #define RTC_ISR_RSF                          ((uint32_t)0x00000020)
6186 #define RTC_ISR_INITS                        ((uint32_t)0x00000010)
6187 #define RTC_ISR_SHPF                         ((uint32_t)0x00000008)
6188 #define RTC_ISR_WUTWF                        ((uint32_t)0x00000004)
6189 #define RTC_ISR_ALRBWF                       ((uint32_t)0x00000002)
6190 #define RTC_ISR_ALRAWF                       ((uint32_t)0x00000001)
6191
6192 /********************  Bits definition for RTC_PRER register  *****************/
6193 #define RTC_PRER_PREDIV_A                    ((uint32_t)0x007F0000)
6194 #define RTC_PRER_PREDIV_S                    ((uint32_t)0x00001FFF)
6195
6196 /********************  Bits definition for RTC_WUTR register  *****************/
6197 #define RTC_WUTR_WUT                         ((uint32_t)0x0000FFFF)
6198
6199 /********************  Bits definition for RTC_CALIBR register  ***************/
6200 #define RTC_CALIBR_DCS                       ((uint32_t)0x00000080)
6201 #define RTC_CALIBR_DC                        ((uint32_t)0x0000001F)
6202
6203 /********************  Bits definition for RTC_ALRMAR register  ***************/
6204 #define RTC_ALRMAR_MSK4                      ((uint32_t)0x80000000)
6205 #define RTC_ALRMAR_WDSEL                     ((uint32_t)0x40000000)
6206 #define RTC_ALRMAR_DT                        ((uint32_t)0x30000000)
6207 #define RTC_ALRMAR_DT_0                      ((uint32_t)0x10000000)
6208 #define RTC_ALRMAR_DT_1                      ((uint32_t)0x20000000)
6209 #define RTC_ALRMAR_DU                        ((uint32_t)0x0F000000)
6210 #define RTC_ALRMAR_DU_0                      ((uint32_t)0x01000000)
6211 #define RTC_ALRMAR_DU_1                      ((uint32_t)0x02000000)
6212 #define RTC_ALRMAR_DU_2                      ((uint32_t)0x04000000)
6213 #define RTC_ALRMAR_DU_3                      ((uint32_t)0x08000000)
6214 #define RTC_ALRMAR_MSK3                      ((uint32_t)0x00800000)
6215 #define RTC_ALRMAR_PM                        ((uint32_t)0x00400000)
6216 #define RTC_ALRMAR_HT                        ((uint32_t)0x00300000)
6217 #define RTC_ALRMAR_HT_0                      ((uint32_t)0x00100000)
6218 #define RTC_ALRMAR_HT_1                      ((uint32_t)0x00200000)
6219 #define RTC_ALRMAR_HU                        ((uint32_t)0x000F0000)
6220 #define RTC_ALRMAR_HU_0                      ((uint32_t)0x00010000)
6221 #define RTC_ALRMAR_HU_1                      ((uint32_t)0x00020000)
6222 #define RTC_ALRMAR_HU_2                      ((uint32_t)0x00040000)
6223 #define RTC_ALRMAR_HU_3                      ((uint32_t)0x00080000)
6224 #define RTC_ALRMAR_MSK2                      ((uint32_t)0x00008000)
6225 #define RTC_ALRMAR_MNT                       ((uint32_t)0x00007000)
6226 #define RTC_ALRMAR_MNT_0                     ((uint32_t)0x00001000)
6227 #define RTC_ALRMAR_MNT_1                     ((uint32_t)0x00002000)
6228 #define RTC_ALRMAR_MNT_2                     ((uint32_t)0x00004000)
6229 #define RTC_ALRMAR_MNU                       ((uint32_t)0x00000F00)
6230 #define RTC_ALRMAR_MNU_0                     ((uint32_t)0x00000100)
6231 #define RTC_ALRMAR_MNU_1                     ((uint32_t)0x00000200)
6232 #define RTC_ALRMAR_MNU_2                     ((uint32_t)0x00000400)
6233 #define RTC_ALRMAR_MNU_3                     ((uint32_t)0x00000800)
6234 #define RTC_ALRMAR_MSK1                      ((uint32_t)0x00000080)
6235 #define RTC_ALRMAR_ST                        ((uint32_t)0x00000070)
6236 #define RTC_ALRMAR_ST_0                      ((uint32_t)0x00000010)
6237 #define RTC_ALRMAR_ST_1                      ((uint32_t)0x00000020)
6238 #define RTC_ALRMAR_ST_2                      ((uint32_t)0x00000040)
6239 #define RTC_ALRMAR_SU                        ((uint32_t)0x0000000F)
6240 #define RTC_ALRMAR_SU_0                      ((uint32_t)0x00000001)
6241 #define RTC_ALRMAR_SU_1                      ((uint32_t)0x00000002)
6242 #define RTC_ALRMAR_SU_2                      ((uint32_t)0x00000004)
6243 #define RTC_ALRMAR_SU_3                      ((uint32_t)0x00000008)
6244
6245 /********************  Bits definition for RTC_ALRMBR register  ***************/
6246 #define RTC_ALRMBR_MSK4                      ((uint32_t)0x80000000)
6247 #define RTC_ALRMBR_WDSEL                     ((uint32_t)0x40000000)
6248 #define RTC_ALRMBR_DT                        ((uint32_t)0x30000000)
6249 #define RTC_ALRMBR_DT_0                      ((uint32_t)0x10000000)
6250 #define RTC_ALRMBR_DT_1                      ((uint32_t)0x20000000)
6251 #define RTC_ALRMBR_DU                        ((uint32_t)0x0F000000)
6252 #define RTC_ALRMBR_DU_0                      ((uint32_t)0x01000000)
6253 #define RTC_ALRMBR_DU_1                      ((uint32_t)0x02000000)
6254 #define RTC_ALRMBR_DU_2                      ((uint32_t)0x04000000)
6255 #define RTC_ALRMBR_DU_3                      ((uint32_t)0x08000000)
6256 #define RTC_ALRMBR_MSK3                      ((uint32_t)0x00800000)
6257 #define RTC_ALRMBR_PM                        ((uint32_t)0x00400000)
6258 #define RTC_ALRMBR_HT                        ((uint32_t)0x00300000)
6259 #define RTC_ALRMBR_HT_0                      ((uint32_t)0x00100000)
6260 #define RTC_ALRMBR_HT_1                      ((uint32_t)0x00200000)
6261 #define RTC_ALRMBR_HU                        ((uint32_t)0x000F0000)
6262 #define RTC_ALRMBR_HU_0                      ((uint32_t)0x00010000)
6263 #define RTC_ALRMBR_HU_1                      ((uint32_t)0x00020000)
6264 #define RTC_ALRMBR_HU_2                      ((uint32_t)0x00040000)
6265 #define RTC_ALRMBR_HU_3                      ((uint32_t)0x00080000)
6266 #define RTC_ALRMBR_MSK2                      ((uint32_t)0x00008000)
6267 #define RTC_ALRMBR_MNT                       ((uint32_t)0x00007000)
6268 #define RTC_ALRMBR_MNT_0                     ((uint32_t)0x00001000)
6269 #define RTC_ALRMBR_MNT_1                     ((uint32_t)0x00002000)
6270 #define RTC_ALRMBR_MNT_2                     ((uint32_t)0x00004000)
6271 #define RTC_ALRMBR_MNU                       ((uint32_t)0x00000F00)
6272 #define RTC_ALRMBR_MNU_0                     ((uint32_t)0x00000100)
6273 #define RTC_ALRMBR_MNU_1                     ((uint32_t)0x00000200)
6274 #define RTC_ALRMBR_MNU_2                     ((uint32_t)0x00000400)
6275 #define RTC_ALRMBR_MNU_3                     ((uint32_t)0x00000800)
6276 #define RTC_ALRMBR_MSK1                      ((uint32_t)0x00000080)
6277 #define RTC_ALRMBR_ST                        ((uint32_t)0x00000070)
6278 #define RTC_ALRMBR_ST_0                      ((uint32_t)0x00000010)
6279 #define RTC_ALRMBR_ST_1                      ((uint32_t)0x00000020)
6280 #define RTC_ALRMBR_ST_2                      ((uint32_t)0x00000040)
6281 #define RTC_ALRMBR_SU                        ((uint32_t)0x0000000F)
6282 #define RTC_ALRMBR_SU_0                      ((uint32_t)0x00000001)
6283 #define RTC_ALRMBR_SU_1                      ((uint32_t)0x00000002)
6284 #define RTC_ALRMBR_SU_2                      ((uint32_t)0x00000004)
6285 #define RTC_ALRMBR_SU_3                      ((uint32_t)0x00000008)
6286
6287 /********************  Bits definition for RTC_WPR register  ******************/
6288 #define RTC_WPR_KEY                          ((uint32_t)0x000000FF)
6289
6290 /********************  Bits definition for RTC_SSR register  ******************/
6291 #define RTC_SSR_SS                           ((uint32_t)0x0000FFFF)
6292
6293 /********************  Bits definition for RTC_SHIFTR register  ***************/
6294 #define RTC_SHIFTR_SUBFS                     ((uint32_t)0x00007FFF)
6295 #define RTC_SHIFTR_ADD1S                     ((uint32_t)0x80000000)
6296
6297 /********************  Bits definition for RTC_TSTR register  *****************/
6298 #define RTC_TSTR_PM                          ((uint32_t)0x00400000)
6299 #define RTC_TSTR_HT                          ((uint32_t)0x00300000)
6300 #define RTC_TSTR_HT_0                        ((uint32_t)0x00100000)
6301 #define RTC_TSTR_HT_1                        ((uint32_t)0x00200000)
6302 #define RTC_TSTR_HU                          ((uint32_t)0x000F0000)
6303 #define RTC_TSTR_HU_0                        ((uint32_t)0x00010000)
6304 #define RTC_TSTR_HU_1                        ((uint32_t)0x00020000)
6305 #define RTC_TSTR_HU_2                        ((uint32_t)0x00040000)
6306 #define RTC_TSTR_HU_3                        ((uint32_t)0x00080000)
6307 #define RTC_TSTR_MNT                         ((uint32_t)0x00007000)
6308 #define RTC_TSTR_MNT_0                       ((uint32_t)0x00001000)
6309 #define RTC_TSTR_MNT_1                       ((uint32_t)0x00002000)
6310 #define RTC_TSTR_MNT_2                       ((uint32_t)0x00004000)
6311 #define RTC_TSTR_MNU                         ((uint32_t)0x00000F00)
6312 #define RTC_TSTR_MNU_0                       ((uint32_t)0x00000100)
6313 #define RTC_TSTR_MNU_1                       ((uint32_t)0x00000200)
6314 #define RTC_TSTR_MNU_2                       ((uint32_t)0x00000400)
6315 #define RTC_TSTR_MNU_3                       ((uint32_t)0x00000800)
6316 #define RTC_TSTR_ST                          ((uint32_t)0x00000070)
6317 #define RTC_TSTR_ST_0                        ((uint32_t)0x00000010)
6318 #define RTC_TSTR_ST_1                        ((uint32_t)0x00000020)
6319 #define RTC_TSTR_ST_2                        ((uint32_t)0x00000040)
6320 #define RTC_TSTR_SU                          ((uint32_t)0x0000000F)
6321 #define RTC_TSTR_SU_0                        ((uint32_t)0x00000001)
6322 #define RTC_TSTR_SU_1                        ((uint32_t)0x00000002)
6323 #define RTC_TSTR_SU_2                        ((uint32_t)0x00000004)
6324 #define RTC_TSTR_SU_3                        ((uint32_t)0x00000008)
6325
6326 /********************  Bits definition for RTC_TSDR register  *****************/
6327 #define RTC_TSDR_WDU                         ((uint32_t)0x0000E000)
6328 #define RTC_TSDR_WDU_0                       ((uint32_t)0x00002000)
6329 #define RTC_TSDR_WDU_1                       ((uint32_t)0x00004000)
6330 #define RTC_TSDR_WDU_2                       ((uint32_t)0x00008000)
6331 #define RTC_TSDR_MT                          ((uint32_t)0x00001000)
6332 #define RTC_TSDR_MU                          ((uint32_t)0x00000F00)
6333 #define RTC_TSDR_MU_0                        ((uint32_t)0x00000100)
6334 #define RTC_TSDR_MU_1                        ((uint32_t)0x00000200)
6335 #define RTC_TSDR_MU_2                        ((uint32_t)0x00000400)
6336 #define RTC_TSDR_MU_3                        ((uint32_t)0x00000800)
6337 #define RTC_TSDR_DT                          ((uint32_t)0x00000030)
6338 #define RTC_TSDR_DT_0                        ((uint32_t)0x00000010)
6339 #define RTC_TSDR_DT_1                        ((uint32_t)0x00000020)
6340 #define RTC_TSDR_DU                          ((uint32_t)0x0000000F)
6341 #define RTC_TSDR_DU_0                        ((uint32_t)0x00000001)
6342 #define RTC_TSDR_DU_1                        ((uint32_t)0x00000002)
6343 #define RTC_TSDR_DU_2                        ((uint32_t)0x00000004)
6344 #define RTC_TSDR_DU_3                        ((uint32_t)0x00000008)
6345
6346 /********************  Bits definition for RTC_TSSSR register  ****************/
6347 #define RTC_TSSSR_SS                         ((uint32_t)0x0000FFFF)
6348
6349 /********************  Bits definition for RTC_CAL register  *****************/
6350 #define RTC_CALR_CALP                        ((uint32_t)0x00008000)
6351 #define RTC_CALR_CALW8                       ((uint32_t)0x00004000)
6352 #define RTC_CALR_CALW16                      ((uint32_t)0x00002000)
6353 #define RTC_CALR_CALM                        ((uint32_t)0x000001FF)
6354 #define RTC_CALR_CALM_0                      ((uint32_t)0x00000001)
6355 #define RTC_CALR_CALM_1                      ((uint32_t)0x00000002)
6356 #define RTC_CALR_CALM_2                      ((uint32_t)0x00000004)
6357 #define RTC_CALR_CALM_3                      ((uint32_t)0x00000008)
6358 #define RTC_CALR_CALM_4                      ((uint32_t)0x00000010)
6359 #define RTC_CALR_CALM_5                      ((uint32_t)0x00000020)
6360 #define RTC_CALR_CALM_6                      ((uint32_t)0x00000040)
6361 #define RTC_CALR_CALM_7                      ((uint32_t)0x00000080)
6362 #define RTC_CALR_CALM_8                      ((uint32_t)0x00000100)
6363
6364 /********************  Bits definition for RTC_TAFCR register  ****************/
6365 #define RTC_TAFCR_ALARMOUTTYPE               ((uint32_t)0x00040000)
6366 #define RTC_TAFCR_TSINSEL                    ((uint32_t)0x00020000)
6367 #define RTC_TAFCR_TAMPINSEL                  ((uint32_t)0x00010000)
6368 #define RTC_TAFCR_TAMPPUDIS                  ((uint32_t)0x00008000)
6369 #define RTC_TAFCR_TAMPPRCH                   ((uint32_t)0x00006000)
6370 #define RTC_TAFCR_TAMPPRCH_0                 ((uint32_t)0x00002000)
6371 #define RTC_TAFCR_TAMPPRCH_1                 ((uint32_t)0x00004000)
6372 #define RTC_TAFCR_TAMPFLT                    ((uint32_t)0x00001800)
6373 #define RTC_TAFCR_TAMPFLT_0                  ((uint32_t)0x00000800)
6374 #define RTC_TAFCR_TAMPFLT_1                  ((uint32_t)0x00001000)
6375 #define RTC_TAFCR_TAMPFREQ                   ((uint32_t)0x00000700)
6376 #define RTC_TAFCR_TAMPFREQ_0                 ((uint32_t)0x00000100)
6377 #define RTC_TAFCR_TAMPFREQ_1                 ((uint32_t)0x00000200)
6378 #define RTC_TAFCR_TAMPFREQ_2                 ((uint32_t)0x00000400)
6379 #define RTC_TAFCR_TAMPTS                     ((uint32_t)0x00000080)
6380 #define RTC_TAFCR_TAMP2TRG                   ((uint32_t)0x00000010)
6381 #define RTC_TAFCR_TAMP2E                     ((uint32_t)0x00000008)
6382 #define RTC_TAFCR_TAMPIE                     ((uint32_t)0x00000004)
6383 #define RTC_TAFCR_TAMP1TRG                   ((uint32_t)0x00000002)
6384 #define RTC_TAFCR_TAMP1E                     ((uint32_t)0x00000001)
6385
6386 /********************  Bits definition for RTC_ALRMASSR register  *************/
6387 #define RTC_ALRMASSR_MASKSS                  ((uint32_t)0x0F000000)
6388 #define RTC_ALRMASSR_MASKSS_0                ((uint32_t)0x01000000)
6389 #define RTC_ALRMASSR_MASKSS_1                ((uint32_t)0x02000000)
6390 #define RTC_ALRMASSR_MASKSS_2                ((uint32_t)0x04000000)
6391 #define RTC_ALRMASSR_MASKSS_3                ((uint32_t)0x08000000)
6392 #define RTC_ALRMASSR_SS                      ((uint32_t)0x00007FFF)
6393
6394 /********************  Bits definition for RTC_ALRMBSSR register  *************/
6395 #define RTC_ALRMBSSR_MASKSS                  ((uint32_t)0x0F000000)
6396 #define RTC_ALRMBSSR_MASKSS_0                ((uint32_t)0x01000000)
6397 #define RTC_ALRMBSSR_MASKSS_1                ((uint32_t)0x02000000)
6398 #define RTC_ALRMBSSR_MASKSS_2                ((uint32_t)0x04000000)
6399 #define RTC_ALRMBSSR_MASKSS_3                ((uint32_t)0x08000000)
6400 #define RTC_ALRMBSSR_SS                      ((uint32_t)0x00007FFF)
6401
6402 /********************  Bits definition for RTC_BKP0R register  ****************/
6403 #define RTC_BKP0R                            ((uint32_t)0xFFFFFFFF)
6404
6405 /********************  Bits definition for RTC_BKP1R register  ****************/
6406 #define RTC_BKP1R                            ((uint32_t)0xFFFFFFFF)
6407
6408 /********************  Bits definition for RTC_BKP2R register  ****************/
6409 #define RTC_BKP2R                            ((uint32_t)0xFFFFFFFF)
6410
6411 /********************  Bits definition for RTC_BKP3R register  ****************/
6412 #define RTC_BKP3R                            ((uint32_t)0xFFFFFFFF)
6413
6414 /********************  Bits definition for RTC_BKP4R register  ****************/
6415 #define RTC_BKP4R                            ((uint32_t)0xFFFFFFFF)
6416
6417 /********************  Bits definition for RTC_BKP5R register  ****************/
6418 #define RTC_BKP5R                            ((uint32_t)0xFFFFFFFF)
6419
6420 /********************  Bits definition for RTC_BKP6R register  ****************/
6421 #define RTC_BKP6R                            ((uint32_t)0xFFFFFFFF)
6422
6423 /********************  Bits definition for RTC_BKP7R register  ****************/
6424 #define RTC_BKP7R                            ((uint32_t)0xFFFFFFFF)
6425
6426 /********************  Bits definition for RTC_BKP8R register  ****************/
6427 #define RTC_BKP8R                            ((uint32_t)0xFFFFFFFF)
6428
6429 /********************  Bits definition for RTC_BKP9R register  ****************/
6430 #define RTC_BKP9R                            ((uint32_t)0xFFFFFFFF)
6431
6432 /********************  Bits definition for RTC_BKP10R register  ***************/
6433 #define RTC_BKP10R                           ((uint32_t)0xFFFFFFFF)
6434
6435 /********************  Bits definition for RTC_BKP11R register  ***************/
6436 #define RTC_BKP11R                           ((uint32_t)0xFFFFFFFF)
6437
6438 /********************  Bits definition for RTC_BKP12R register  ***************/
6439 #define RTC_BKP12R                           ((uint32_t)0xFFFFFFFF)
6440
6441 /********************  Bits definition for RTC_BKP13R register  ***************/
6442 #define RTC_BKP13R                           ((uint32_t)0xFFFFFFFF)
6443
6444 /********************  Bits definition for RTC_BKP14R register  ***************/
6445 #define RTC_BKP14R                           ((uint32_t)0xFFFFFFFF)
6446
6447 /********************  Bits definition for RTC_BKP15R register  ***************/
6448 #define RTC_BKP15R                           ((uint32_t)0xFFFFFFFF)
6449
6450 /********************  Bits definition for RTC_BKP16R register  ***************/
6451 #define RTC_BKP16R                           ((uint32_t)0xFFFFFFFF)
6452
6453 /********************  Bits definition for RTC_BKP17R register  ***************/
6454 #define RTC_BKP17R                           ((uint32_t)0xFFFFFFFF)
6455
6456 /********************  Bits definition for RTC_BKP18R register  ***************/
6457 #define RTC_BKP18R                           ((uint32_t)0xFFFFFFFF)
6458
6459 /********************  Bits definition for RTC_BKP19R register  ***************/
6460 #define RTC_BKP19R                           ((uint32_t)0xFFFFFFFF)
6461
6462 /******************************************************************************/
6463 /*                                                                            */
6464 /*                          Serial Audio Interface                            */
6465 /*                                                                            */
6466 /******************************************************************************/
6467 /********************  Bit definition for SAI_GCR register  *******************/
6468 #define  SAI_GCR_SYNCIN                  ((uint32_t)0x00000003)        /*!<SYNCIN[1:0] bits (Synchronization Inputs)   */
6469 #define  SAI_GCR_SYNCIN_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
6470 #define  SAI_GCR_SYNCIN_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
6471
6472 #define  SAI_GCR_SYNCOUT                 ((uint32_t)0x00000030)        /*!<SYNCOUT[1:0] bits (Synchronization Outputs) */
6473 #define  SAI_GCR_SYNCOUT_0               ((uint32_t)0x00000010)        /*!<Bit 0 */
6474 #define  SAI_GCR_SYNCOUT_1               ((uint32_t)0x00000020)        /*!<Bit 1 */
6475
6476 /*******************  Bit definition for SAI_xCR1 register  *******************/
6477 #define  SAI_xCR1_MODE                    ((uint32_t)0x00000003)        /*!<MODE[1:0] bits (Audio Block Mode)           */
6478 #define  SAI_xCR1_MODE_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
6479 #define  SAI_xCR1_MODE_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
6480
6481 #define  SAI_xCR1_PRTCFG                  ((uint32_t)0x0000000C)        /*!<PRTCFG[1:0] bits (Protocol Configuration)   */
6482 #define  SAI_xCR1_PRTCFG_0                ((uint32_t)0x00000004)        /*!<Bit 0 */
6483 #define  SAI_xCR1_PRTCFG_1                ((uint32_t)0x00000008)        /*!<Bit 1 */
6484
6485 #define  SAI_xCR1_DS                      ((uint32_t)0x000000E0)        /*!<DS[1:0] bits (Data Size) */
6486 #define  SAI_xCR1_DS_0                    ((uint32_t)0x00000020)        /*!<Bit 0 */
6487 #define  SAI_xCR1_DS_1                    ((uint32_t)0x00000040)        /*!<Bit 1 */
6488 #define  SAI_xCR1_DS_2                    ((uint32_t)0x00000080)        /*!<Bit 2 */
6489
6490 #define  SAI_xCR1_LSBFIRST                ((uint32_t)0x00000100)        /*!<LSB First Configuration  */
6491 #define  SAI_xCR1_CKSTR                   ((uint32_t)0x00000200)        /*!<ClocK STRobing edge      */
6492
6493 #define  SAI_xCR1_SYNCEN                  ((uint32_t)0x00000C00)        /*!<SYNCEN[1:0](SYNChronization ENable) */
6494 #define  SAI_xCR1_SYNCEN_0                ((uint32_t)0x00000400)        /*!<Bit 0 */
6495 #define  SAI_xCR1_SYNCEN_1                ((uint32_t)0x00000800)        /*!<Bit 1 */
6496
6497 #define  SAI_xCR1_MONO                    ((uint32_t)0x00001000)        /*!<Mono mode                  */
6498 #define  SAI_xCR1_OUTDRIV                 ((uint32_t)0x00002000)        /*!<Output Drive               */
6499 #define  SAI_xCR1_SAIEN                   ((uint32_t)0x00010000)        /*!<Audio Block enable         */
6500 #define  SAI_xCR1_DMAEN                   ((uint32_t)0x00020000)        /*!<DMA enable                 */
6501 #define  SAI_xCR1_NODIV                   ((uint32_t)0x00080000)        /*!<No Divider Configuration   */
6502
6503 #define  SAI_xCR1_MCKDIV                  ((uint32_t)0x00780000)        /*!<MCKDIV[3:0] (Master ClocK Divider)  */
6504 #define  SAI_xCR1_MCKDIV_0                ((uint32_t)0x00080000)        /*!<Bit 0  */
6505 #define  SAI_xCR1_MCKDIV_1                ((uint32_t)0x00100000)        /*!<Bit 1  */
6506 #define  SAI_xCR1_MCKDIV_2                ((uint32_t)0x00200000)        /*!<Bit 2  */
6507 #define  SAI_xCR1_MCKDIV_3                ((uint32_t)0x00400000)        /*!<Bit 3  */
6508
6509 /*******************  Bit definition for SAI_xCR2 register  *******************/
6510 #define  SAI_xCR2_FTH                     ((uint32_t)0x00000003)        /*!<FTH[1:0](Fifo THreshold)  */
6511 #define  SAI_xCR2_FTH_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */
6512 #define  SAI_xCR2_FTH_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */
6513
6514 #define  SAI_xCR2_FFLUSH                  ((uint32_t)0x00000008)        /*!<Fifo FLUSH                       */
6515 #define  SAI_xCR2_TRIS                    ((uint32_t)0x00000010)        /*!<TRIState Management on data line */
6516 #define  SAI_xCR2_MUTE                    ((uint32_t)0x00000020)        /*!<Mute mode                        */
6517 #define  SAI_xCR2_MUTEVAL                 ((uint32_t)0x00000040)        /*!<Muate value                      */
6518
6519 #define  SAI_xCR2_MUTECNT                  ((uint32_t)0x00001F80)       /*!<MUTECNT[5:0] (MUTE counter) */
6520 #define  SAI_xCR2_MUTECNT_0               ((uint32_t)0x00000080)        /*!<Bit 0 */
6521 #define  SAI_xCR2_MUTECNT_1               ((uint32_t)0x00000100)        /*!<Bit 1 */
6522 #define  SAI_xCR2_MUTECNT_2               ((uint32_t)0x00000200)        /*!<Bit 2 */
6523 #define  SAI_xCR2_MUTECNT_3               ((uint32_t)0x00000400)        /*!<Bit 3 */
6524 #define  SAI_xCR2_MUTECNT_4               ((uint32_t)0x00000800)        /*!<Bit 4 */
6525 #define  SAI_xCR2_MUTECNT_5               ((uint32_t)0x00001000)        /*!<Bit 5 */
6526
6527 #define  SAI_xCR2_CPL                     ((uint32_t)0x00080000)        /*!< Complement Bit             */
6528
6529 #define  SAI_xCR2_COMP                    ((uint32_t)0x0000C000)        /*!<COMP[1:0] (Companding mode) */
6530 #define  SAI_xCR2_COMP_0                  ((uint32_t)0x00004000)        /*!<Bit 0 */
6531 #define  SAI_xCR2_COMP_1                  ((uint32_t)0x00008000)        /*!<Bit 1 */
6532
6533 /******************  Bit definition for SAI_xFRCR register  *******************/
6534 #define  SAI_xFRCR_FRL                    ((uint32_t)0x000000FF)        /*!<FRL[1:0](Frame length)  */
6535 #define  SAI_xFRCR_FRL_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
6536 #define  SAI_xFRCR_FRL_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
6537 #define  SAI_xFRCR_FRL_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
6538 #define  SAI_xFRCR_FRL_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
6539 #define  SAI_xFRCR_FRL_4                  ((uint32_t)0x00000010)        /*!<Bit 4 */
6540 #define  SAI_xFRCR_FRL_5                  ((uint32_t)0x00000020)        /*!<Bit 5 */
6541 #define  SAI_xFRCR_FRL_6                  ((uint32_t)0x00000040)        /*!<Bit 6 */
6542 #define  SAI_xFRCR_FRL_7                  ((uint32_t)0x00000080)        /*!<Bit 7 */
6543
6544 #define  SAI_xFRCR_FSALL                  ((uint32_t)0x00007F00)        /*!<FRL[1:0] (Frame synchronization active level length)  */
6545 #define  SAI_xFRCR_FSALL_0                ((uint32_t)0x00000100)        /*!<Bit 0 */
6546 #define  SAI_xFRCR_FSALL_1                ((uint32_t)0x00000200)        /*!<Bit 1 */
6547 #define  SAI_xFRCR_FSALL_2                ((uint32_t)0x00000400)        /*!<Bit 2 */
6548 #define  SAI_xFRCR_FSALL_3                ((uint32_t)0x00000800)        /*!<Bit 3 */
6549 #define  SAI_xFRCR_FSALL_4                ((uint32_t)0x00001000)        /*!<Bit 4 */
6550 #define  SAI_xFRCR_FSALL_5                ((uint32_t)0x00002000)        /*!<Bit 5 */
6551 #define  SAI_xFRCR_FSALL_6                ((uint32_t)0x00004000)        /*!<Bit 6 */
6552
6553 #define  SAI_xFRCR_FSDEF                  ((uint32_t)0x00010000)        /*!< Frame Synchronization Definition */
6554 #define  SAI_xFRCR_FSPO                   ((uint32_t)0x00020000)        /*!<Frame Synchronization POLarity    */
6555 #define  SAI_xFRCR_FSOFF                  ((uint32_t)0x00040000)        /*!<Frame Synchronization OFFset      */
6556
6557 /******************  Bit definition for SAI_xSLOTR register  *******************/
6558 #define  SAI_xSLOTR_FBOFF                 ((uint32_t)0x0000001F)        /*!<FRL[4:0](First Bit Offset)  */
6559 #define  SAI_xSLOTR_FBOFF_0               ((uint32_t)0x00000001)        /*!<Bit 0 */
6560 #define  SAI_xSLOTR_FBOFF_1               ((uint32_t)0x00000002)        /*!<Bit 1 */
6561 #define  SAI_xSLOTR_FBOFF_2               ((uint32_t)0x00000004)        /*!<Bit 2 */
6562 #define  SAI_xSLOTR_FBOFF_3               ((uint32_t)0x00000008)        /*!<Bit 3 */
6563 #define  SAI_xSLOTR_FBOFF_4               ((uint32_t)0x00000010)        /*!<Bit 4 */
6564
6565 #define  SAI_xSLOTR_SLOTSZ                ((uint32_t)0x000000C0)        /*!<SLOTSZ[1:0] (Slot size)  */
6566 #define  SAI_xSLOTR_SLOTSZ_0              ((uint32_t)0x00000040)        /*!<Bit 0 */
6567 #define  SAI_xSLOTR_SLOTSZ_1              ((uint32_t)0x00000080)        /*!<Bit 1 */
6568
6569 #define  SAI_xSLOTR_NBSLOT                ((uint32_t)0x00000F00)        /*!<NBSLOT[3:0] (Number of Slot in audio Frame)  */
6570 #define  SAI_xSLOTR_NBSLOT_0              ((uint32_t)0x00000100)        /*!<Bit 0 */
6571 #define  SAI_xSLOTR_NBSLOT_1              ((uint32_t)0x00000200)        /*!<Bit 1 */
6572 #define  SAI_xSLOTR_NBSLOT_2              ((uint32_t)0x00000400)        /*!<Bit 2 */
6573 #define  SAI_xSLOTR_NBSLOT_3              ((uint32_t)0x00000800)        /*!<Bit 3 */
6574
6575 #define  SAI_xSLOTR_SLOTEN                ((uint32_t)0xFFFF0000)        /*!<SLOTEN[15:0] (Slot Enable)  */
6576
6577 /*******************  Bit definition for SAI_xIMR register  *******************/
6578 #define  SAI_xIMR_OVRUDRIE                ((uint32_t)0x00000001)        /*!<Overrun underrun interrupt enable                              */
6579 #define  SAI_xIMR_MUTEDETIE               ((uint32_t)0x00000002)        /*!<Mute detection interrupt enable                                */
6580 #define  SAI_xIMR_WCKCFGIE                ((uint32_t)0x00000004)        /*!<Wrong Clock Configuration interrupt enable                     */
6581 #define  SAI_xIMR_FREQIE                  ((uint32_t)0x00000008)        /*!<FIFO request interrupt enable                                  */
6582 #define  SAI_xIMR_CNRDYIE                 ((uint32_t)0x00000010)        /*!<Codec not ready interrupt enable                               */
6583 #define  SAI_xIMR_AFSDETIE                ((uint32_t)0x00000020)        /*!<Anticipated frame synchronization detection interrupt enable   */
6584 #define  SAI_xIMR_LFSDETIE                ((uint32_t)0x00000040)        /*!<Late frame synchronization detection interrupt enable          */
6585
6586 /********************  Bit definition for SAI_xSR register  *******************/
6587 #define  SAI_xSR_OVRUDR                   ((uint32_t)0x00000001)         /*!<Overrun underrun                               */
6588 #define  SAI_xSR_MUTEDET                  ((uint32_t)0x00000002)         /*!<Mute detection                                 */
6589 #define  SAI_xSR_WCKCFG                   ((uint32_t)0x00000004)         /*!<Wrong Clock Configuration                      */
6590 #define  SAI_xSR_FREQ                     ((uint32_t)0x00000008)         /*!<FIFO request                                   */
6591 #define  SAI_xSR_CNRDY                    ((uint32_t)0x00000010)         /*!<Codec not ready                                */
6592 #define  SAI_xSR_AFSDET                   ((uint32_t)0x00000020)         /*!<Anticipated frame synchronization detection    */
6593 #define  SAI_xSR_LFSDET                   ((uint32_t)0x00000040)         /*!<Late frame synchronization detection           */
6594
6595 #define  SAI_xSR_FLVL                     ((uint32_t)0x00070000)         /*!<FLVL[2:0] (FIFO Level Threshold)               */
6596 #define  SAI_xSR_FLVL_0                   ((uint32_t)0x00010000)         /*!<Bit 0 */
6597 #define  SAI_xSR_FLVL_1                   ((uint32_t)0x00020000)         /*!<Bit 1 */
6598 #define  SAI_xSR_FLVL_2                   ((uint32_t)0x00030000)         /*!<Bit 2 */
6599
6600 /******************  Bit definition for SAI_xCLRFR register  ******************/
6601 #define  SAI_xCLRFR_COVRUDR               ((uint32_t)0x00000001)        /*!<Clear Overrun underrun                               */
6602 #define  SAI_xCLRFR_CMUTEDET              ((uint32_t)0x00000002)        /*!<Clear Mute detection                                 */
6603 #define  SAI_xCLRFR_CWCKCFG               ((uint32_t)0x00000004)        /*!<Clear Wrong Clock Configuration                      */
6604 #define  SAI_xCLRFR_CFREQ                 ((uint32_t)0x00000008)        /*!<Clear FIFO request                                   */
6605 #define  SAI_xCLRFR_CCNRDY                ((uint32_t)0x00000010)        /*!<Clear Codec not ready                                */
6606 #define  SAI_xCLRFR_CAFSDET               ((uint32_t)0x00000020)        /*!<Clear Anticipated frame synchronization detection    */
6607 #define  SAI_xCLRFR_CLFSDET               ((uint32_t)0x00000040)        /*!<Clear Late frame synchronization detection           */
6608
6609 /******************  Bit definition for SAI_xDR register  ******************/
6610 #define  SAI_xDR_DATA                     ((uint32_t)0xFFFFFFFF)
6611
6612
6613 /******************************************************************************/
6614 /*                                                                            */
6615 /*                          SD host Interface                                 */
6616 /*                                                                            */
6617 /******************************************************************************/
6618 /******************  Bit definition for SDIO_POWER register  ******************/
6619 #define  SDIO_POWER_PWRCTRL                  ((uint32_t)0x03)               /*!<PWRCTRL[1:0] bits (Power supply control bits) */
6620 #define  SDIO_POWER_PWRCTRL_0                ((uint32_t)0x01)               /*!<Bit 0 */
6621 #define  SDIO_POWER_PWRCTRL_1                ((uint32_t)0x02)               /*!<Bit 1 */
6622
6623 /******************  Bit definition for SDIO_CLKCR register  ******************/
6624 #define  SDIO_CLKCR_CLKDIV                   ((uint32_t)0x00FF)            /*!<Clock divide factor             */
6625 #define  SDIO_CLKCR_CLKEN                    ((uint32_t)0x0100)            /*!<Clock enable bit                */
6626 #define  SDIO_CLKCR_PWRSAV                   ((uint32_t)0x0200)            /*!<Power saving configuration bit  */
6627 #define  SDIO_CLKCR_BYPASS                   ((uint32_t)0x0400)            /*!<Clock divider bypass enable bit */
6628
6629 #define  SDIO_CLKCR_WIDBUS                   ((uint32_t)0x1800)            /*!<WIDBUS[1:0] bits (Wide bus mode enable bit) */
6630 #define  SDIO_CLKCR_WIDBUS_0                 ((uint32_t)0x0800)            /*!<Bit 0 */
6631 #define  SDIO_CLKCR_WIDBUS_1                 ((uint32_t)0x1000)            /*!<Bit 1 */
6632
6633 #define  SDIO_CLKCR_NEGEDGE                  ((uint32_t)0x2000)            /*!<SDIO_CK dephasing selection bit */
6634 #define  SDIO_CLKCR_HWFC_EN                  ((uint32_t)0x4000)            /*!<HW Flow Control enable          */
6635
6636 /*******************  Bit definition for SDIO_ARG register  *******************/
6637 #define  SDIO_ARG_CMDARG                     ((uint32_t)0xFFFFFFFF)            /*!<Command argument */
6638
6639 /*******************  Bit definition for SDIO_CMD register  *******************/
6640 #define  SDIO_CMD_CMDINDEX                   ((uint32_t)0x003F)            /*!<Command Index                               */
6641
6642 #define  SDIO_CMD_WAITRESP                   ((uint32_t)0x00C0)            /*!<WAITRESP[1:0] bits (Wait for response bits) */
6643 #define  SDIO_CMD_WAITRESP_0                 ((uint32_t)0x0040)            /*!< Bit 0 */
6644 #define  SDIO_CMD_WAITRESP_1                 ((uint32_t)0x0080)            /*!< Bit 1 */
6645
6646 #define  SDIO_CMD_WAITINT                    ((uint32_t)0x0100)            /*!<CPSM Waits for Interrupt Request                               */
6647 #define  SDIO_CMD_WAITPEND                   ((uint32_t)0x0200)            /*!<CPSM Waits for ends of data transfer (CmdPend internal signal) */
6648 #define  SDIO_CMD_CPSMEN                     ((uint32_t)0x0400)            /*!<Command path state machine (CPSM) Enable bit                   */
6649 #define  SDIO_CMD_SDIOSUSPEND                ((uint32_t)0x0800)            /*!<SD I/O suspend command                                         */
6650 #define  SDIO_CMD_ENCMDCOMPL                 ((uint32_t)0x1000)            /*!<Enable CMD completion                                          */
6651 #define  SDIO_CMD_NIEN                       ((uint32_t)0x2000)            /*!<Not Interrupt Enable */
6652 #define  SDIO_CMD_CEATACMD                   ((uint32_t)0x4000)            /*!<CE-ATA command       */
6653
6654 /*****************  Bit definition for SDIO_RESPCMD register  *****************/
6655 #define  SDIO_RESPCMD_RESPCMD                ((uint32_t)0x3F)               /*!<Response command index */
6656
6657 /******************  Bit definition for SDIO_RESP0 register  ******************/
6658 #define  SDIO_RESP0_CARDSTATUS0              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
6659
6660 /******************  Bit definition for SDIO_RESP1 register  ******************/
6661 #define  SDIO_RESP1_CARDSTATUS1              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
6662
6663 /******************  Bit definition for SDIO_RESP2 register  ******************/
6664 #define  SDIO_RESP2_CARDSTATUS2              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
6665
6666 /******************  Bit definition for SDIO_RESP3 register  ******************/
6667 #define  SDIO_RESP3_CARDSTATUS3              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
6668
6669 /******************  Bit definition for SDIO_RESP4 register  ******************/
6670 #define  SDIO_RESP4_CARDSTATUS4              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
6671
6672 /******************  Bit definition for SDIO_DTIMER register  *****************/
6673 #define  SDIO_DTIMER_DATATIME                ((uint32_t)0xFFFFFFFF)        /*!<Data timeout period. */
6674
6675 /******************  Bit definition for SDIO_DLEN register  *******************/
6676 #define  SDIO_DLEN_DATALENGTH                ((uint32_t)0x01FFFFFF)        /*!<Data length value    */
6677
6678 /******************  Bit definition for SDIO_DCTRL register  ******************/
6679 #define  SDIO_DCTRL_DTEN                     ((uint32_t)0x0001)            /*!<Data transfer enabled bit         */
6680 #define  SDIO_DCTRL_DTDIR                    ((uint32_t)0x0002)            /*!<Data transfer direction selection */
6681 #define  SDIO_DCTRL_DTMODE                   ((uint32_t)0x0004)            /*!<Data transfer mode selection      */
6682 #define  SDIO_DCTRL_DMAEN                    ((uint32_t)0x0008)            /*!<DMA enabled bit                   */
6683
6684 #define  SDIO_DCTRL_DBLOCKSIZE               ((uint32_t)0x00F0)            /*!<DBLOCKSIZE[3:0] bits (Data block size) */
6685 #define  SDIO_DCTRL_DBLOCKSIZE_0             ((uint32_t)0x0010)            /*!<Bit 0 */
6686 #define  SDIO_DCTRL_DBLOCKSIZE_1             ((uint32_t)0x0020)            /*!<Bit 1 */
6687 #define  SDIO_DCTRL_DBLOCKSIZE_2             ((uint32_t)0x0040)            /*!<Bit 2 */
6688 #define  SDIO_DCTRL_DBLOCKSIZE_3             ((uint32_t)0x0080)            /*!<Bit 3 */
6689
6690 #define  SDIO_DCTRL_RWSTART                  ((uint32_t)0x0100)            /*!<Read wait start         */
6691 #define  SDIO_DCTRL_RWSTOP                   ((uint32_t)0x0200)            /*!<Read wait stop          */
6692 #define  SDIO_DCTRL_RWMOD                    ((uint32_t)0x0400)            /*!<Read wait mode          */
6693 #define  SDIO_DCTRL_SDIOEN                   ((uint32_t)0x0800)            /*!<SD I/O enable functions */
6694
6695 /******************  Bit definition for SDIO_DCOUNT register  *****************/
6696 #define  SDIO_DCOUNT_DATACOUNT               ((uint32_t)0x01FFFFFF)        /*!<Data count value */
6697
6698 /******************  Bit definition for SDIO_STA register  ********************/
6699 #define  SDIO_STA_CCRCFAIL                   ((uint32_t)0x00000001)        /*!<Command response received (CRC check failed)  */
6700 #define  SDIO_STA_DCRCFAIL                   ((uint32_t)0x00000002)        /*!<Data block sent/received (CRC check failed)   */
6701 #define  SDIO_STA_CTIMEOUT                   ((uint32_t)0x00000004)        /*!<Command response timeout                      */
6702 #define  SDIO_STA_DTIMEOUT                   ((uint32_t)0x00000008)        /*!<Data timeout                                  */
6703 #define  SDIO_STA_TXUNDERR                   ((uint32_t)0x00000010)        /*!<Transmit FIFO underrun error                  */
6704 #define  SDIO_STA_RXOVERR                    ((uint32_t)0x00000020)        /*!<Received FIFO overrun error                   */
6705 #define  SDIO_STA_CMDREND                    ((uint32_t)0x00000040)        /*!<Command response received (CRC check passed)  */
6706 #define  SDIO_STA_CMDSENT                    ((uint32_t)0x00000080)        /*!<Command sent (no response required)           */
6707 #define  SDIO_STA_DATAEND                    ((uint32_t)0x00000100)        /*!<Data end (data counter, SDIDCOUNT, is zero)   */
6708 #define  SDIO_STA_STBITERR                   ((uint32_t)0x00000200)        /*!<Start bit not detected on all data signals in wide bus mode */
6709 #define  SDIO_STA_DBCKEND                    ((uint32_t)0x00000400)        /*!<Data block sent/received (CRC check passed)   */
6710 #define  SDIO_STA_CMDACT                     ((uint32_t)0x00000800)        /*!<Command transfer in progress                  */
6711 #define  SDIO_STA_TXACT                      ((uint32_t)0x00001000)        /*!<Data transmit in progress                     */
6712 #define  SDIO_STA_RXACT                      ((uint32_t)0x00002000)        /*!<Data receive in progress                      */
6713 #define  SDIO_STA_TXFIFOHE                   ((uint32_t)0x00004000)        /*!<Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
6714 #define  SDIO_STA_RXFIFOHF                   ((uint32_t)0x00008000)        /*!<Receive FIFO Half Full: there are at least 8 words in the FIFO */
6715 #define  SDIO_STA_TXFIFOF                    ((uint32_t)0x00010000)        /*!<Transmit FIFO full                            */
6716 #define  SDIO_STA_RXFIFOF                    ((uint32_t)0x00020000)        /*!<Receive FIFO full                             */
6717 #define  SDIO_STA_TXFIFOE                    ((uint32_t)0x00040000)        /*!<Transmit FIFO empty                           */
6718 #define  SDIO_STA_RXFIFOE                    ((uint32_t)0x00080000)        /*!<Receive FIFO empty                            */
6719 #define  SDIO_STA_TXDAVL                     ((uint32_t)0x00100000)        /*!<Data available in transmit FIFO               */
6720 #define  SDIO_STA_RXDAVL                     ((uint32_t)0x00200000)        /*!<Data available in receive FIFO                */
6721 #define  SDIO_STA_SDIOIT                     ((uint32_t)0x00400000)        /*!<SDIO interrupt received                       */
6722 #define  SDIO_STA_CEATAEND                   ((uint32_t)0x00800000)        /*!<CE-ATA command completion signal received for CMD61 */
6723
6724 /*******************  Bit definition for SDIO_ICR register  *******************/
6725 #define  SDIO_ICR_CCRCFAILC                  ((uint32_t)0x00000001)        /*!<CCRCFAIL flag clear bit */
6726 #define  SDIO_ICR_DCRCFAILC                  ((uint32_t)0x00000002)        /*!<DCRCFAIL flag clear bit */
6727 #define  SDIO_ICR_CTIMEOUTC                  ((uint32_t)0x00000004)        /*!<CTIMEOUT flag clear bit */
6728 #define  SDIO_ICR_DTIMEOUTC                  ((uint32_t)0x00000008)        /*!<DTIMEOUT flag clear bit */
6729 #define  SDIO_ICR_TXUNDERRC                  ((uint32_t)0x00000010)        /*!<TXUNDERR flag clear bit */
6730 #define  SDIO_ICR_RXOVERRC                   ((uint32_t)0x00000020)        /*!<RXOVERR flag clear bit  */
6731 #define  SDIO_ICR_CMDRENDC                   ((uint32_t)0x00000040)        /*!<CMDREND flag clear bit  */
6732 #define  SDIO_ICR_CMDSENTC                   ((uint32_t)0x00000080)        /*!<CMDSENT flag clear bit  */
6733 #define  SDIO_ICR_DATAENDC                   ((uint32_t)0x00000100)        /*!<DATAEND flag clear bit  */
6734 #define  SDIO_ICR_STBITERRC                  ((uint32_t)0x00000200)        /*!<STBITERR flag clear bit */
6735 #define  SDIO_ICR_DBCKENDC                   ((uint32_t)0x00000400)        /*!<DBCKEND flag clear bit  */
6736 #define  SDIO_ICR_SDIOITC                    ((uint32_t)0x00400000)        /*!<SDIOIT flag clear bit   */
6737 #define  SDIO_ICR_CEATAENDC                  ((uint32_t)0x00800000)        /*!<CEATAEND flag clear bit */
6738
6739 /******************  Bit definition for SDIO_MASK register  *******************/
6740 #define  SDIO_MASK_CCRCFAILIE                ((uint32_t)0x00000001)        /*!<Command CRC Fail Interrupt Enable          */
6741 #define  SDIO_MASK_DCRCFAILIE                ((uint32_t)0x00000002)        /*!<Data CRC Fail Interrupt Enable             */
6742 #define  SDIO_MASK_CTIMEOUTIE                ((uint32_t)0x00000004)        /*!<Command TimeOut Interrupt Enable           */
6743 #define  SDIO_MASK_DTIMEOUTIE                ((uint32_t)0x00000008)        /*!<Data TimeOut Interrupt Enable              */
6744 #define  SDIO_MASK_TXUNDERRIE                ((uint32_t)0x00000010)        /*!<Tx FIFO UnderRun Error Interrupt Enable    */
6745 #define  SDIO_MASK_RXOVERRIE                 ((uint32_t)0x00000020)        /*!<Rx FIFO OverRun Error Interrupt Enable     */
6746 #define  SDIO_MASK_CMDRENDIE                 ((uint32_t)0x00000040)        /*!<Command Response Received Interrupt Enable */
6747 #define  SDIO_MASK_CMDSENTIE                 ((uint32_t)0x00000080)        /*!<Command Sent Interrupt Enable              */
6748 #define  SDIO_MASK_DATAENDIE                 ((uint32_t)0x00000100)        /*!<Data End Interrupt Enable                  */
6749 #define  SDIO_MASK_STBITERRIE                ((uint32_t)0x00000200)        /*!<Start Bit Error Interrupt Enable           */
6750 #define  SDIO_MASK_DBCKENDIE                 ((uint32_t)0x00000400)        /*!<Data Block End Interrupt Enable            */
6751 #define  SDIO_MASK_CMDACTIE                  ((uint32_t)0x00000800)        /*!<CCommand Acting Interrupt Enable           */
6752 #define  SDIO_MASK_TXACTIE                   ((uint32_t)0x00001000)        /*!<Data Transmit Acting Interrupt Enable      */
6753 #define  SDIO_MASK_RXACTIE                   ((uint32_t)0x00002000)        /*!<Data receive acting interrupt enabled      */
6754 #define  SDIO_MASK_TXFIFOHEIE                ((uint32_t)0x00004000)        /*!<Tx FIFO Half Empty interrupt Enable        */
6755 #define  SDIO_MASK_RXFIFOHFIE                ((uint32_t)0x00008000)        /*!<Rx FIFO Half Full interrupt Enable         */
6756 #define  SDIO_MASK_TXFIFOFIE                 ((uint32_t)0x00010000)        /*!<Tx FIFO Full interrupt Enable              */
6757 #define  SDIO_MASK_RXFIFOFIE                 ((uint32_t)0x00020000)        /*!<Rx FIFO Full interrupt Enable              */
6758 #define  SDIO_MASK_TXFIFOEIE                 ((uint32_t)0x00040000)        /*!<Tx FIFO Empty interrupt Enable             */
6759 #define  SDIO_MASK_RXFIFOEIE                 ((uint32_t)0x00080000)        /*!<Rx FIFO Empty interrupt Enable             */
6760 #define  SDIO_MASK_TXDAVLIE                  ((uint32_t)0x00100000)        /*!<Data available in Tx FIFO interrupt Enable */
6761 #define  SDIO_MASK_RXDAVLIE                  ((uint32_t)0x00200000)        /*!<Data available in Rx FIFO interrupt Enable */
6762 #define  SDIO_MASK_SDIOITIE                  ((uint32_t)0x00400000)        /*!<SDIO Mode Interrupt Received interrupt Enable */
6763 #define  SDIO_MASK_CEATAENDIE                ((uint32_t)0x00800000)        /*!<CE-ATA command completion signal received Interrupt Enable */
6764
6765 /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
6766 #define  SDIO_FIFOCNT_FIFOCOUNT              ((uint32_t)0x00FFFFFF)        /*!<Remaining number of words to be written to or read from the FIFO */
6767
6768 /******************  Bit definition for SDIO_FIFO register  *******************/
6769 #define  SDIO_FIFO_FIFODATA                  ((uint32_t)0xFFFFFFFF)        /*!<Receive and transmit FIFO data */
6770
6771 /******************************************************************************/
6772 /*                                                                            */
6773 /*                        Serial Peripheral Interface                         */
6774 /*                                                                            */
6775 /******************************************************************************/
6776 /*******************  Bit definition for SPI_CR1 register  ********************/
6777 #define  SPI_CR1_CPHA                        ((uint32_t)0x00000001)            /*!<Clock Phase      */
6778 #define  SPI_CR1_CPOL                        ((uint32_t)0x00000002)            /*!<Clock Polarity   */
6779 #define  SPI_CR1_MSTR                        ((uint32_t)0x00000004)            /*!<Master Selection */
6780
6781 #define  SPI_CR1_BR                          ((uint32_t)0x00000038)            /*!<BR[2:0] bits (Baud Rate Control) */
6782 #define  SPI_CR1_BR_0                        ((uint32_t)0x00000008)            /*!<Bit 0 */
6783 #define  SPI_CR1_BR_1                        ((uint32_t)0x00000010)            /*!<Bit 1 */
6784 #define  SPI_CR1_BR_2                        ((uint32_t)0x00000020)            /*!<Bit 2 */
6785
6786 #define  SPI_CR1_SPE                         ((uint32_t)0x00000040)            /*!<SPI Enable                          */
6787 #define  SPI_CR1_LSBFIRST                    ((uint32_t)0x00000080)            /*!<Frame Format                        */
6788 #define  SPI_CR1_SSI                         ((uint32_t)0x00000100)            /*!<Internal slave select               */
6789 #define  SPI_CR1_SSM                         ((uint32_t)0x00000200)            /*!<Software slave management           */
6790 #define  SPI_CR1_RXONLY                      ((uint32_t)0x00000400)            /*!<Receive only                        */
6791 #define  SPI_CR1_DFF                         ((uint32_t)0x00000800)            /*!<Data Frame Format                   */
6792 #define  SPI_CR1_CRCNEXT                     ((uint32_t)0x00001000)            /*!<Transmit CRC next                   */
6793 #define  SPI_CR1_CRCEN                       ((uint32_t)0x00002000)            /*!<Hardware CRC calculation enable     */
6794 #define  SPI_CR1_BIDIOE                      ((uint32_t)0x00004000)            /*!<Output enable in bidirectional mode */
6795 #define  SPI_CR1_BIDIMODE                    ((uint32_t)0x00008000)            /*!<Bidirectional data mode enable      */
6796
6797 /*******************  Bit definition for SPI_CR2 register  ********************/
6798 #define  SPI_CR2_RXDMAEN                     ((uint32_t)0x00000001)               /*!<Rx Buffer DMA Enable                 */
6799 #define  SPI_CR2_TXDMAEN                     ((uint32_t)0x00000002)               /*!<Tx Buffer DMA Enable                 */
6800 #define  SPI_CR2_SSOE                        ((uint32_t)0x00000004)               /*!<SS Output Enable                     */
6801 #define  SPI_CR2_FRF                         ((uint32_t)0x00000010)               /*!<Frame Format                         */
6802 #define  SPI_CR2_ERRIE                       ((uint32_t)0x00000020)               /*!<Error Interrupt Enable               */
6803 #define  SPI_CR2_RXNEIE                      ((uint32_t)0x00000040)               /*!<RX buffer Not Empty Interrupt Enable */
6804 #define  SPI_CR2_TXEIE                       ((uint32_t)0x00000080)               /*!<Tx buffer Empty Interrupt Enable     */
6805
6806 /********************  Bit definition for SPI_SR register  ********************/
6807 #define  SPI_SR_RXNE                         ((uint32_t)0x00000001)               /*!<Receive buffer Not Empty */
6808 #define  SPI_SR_TXE                          ((uint32_t)0x00000002)               /*!<Transmit buffer Empty    */
6809 #define  SPI_SR_CHSIDE                       ((uint32_t)0x00000004)               /*!<Channel side             */
6810 #define  SPI_SR_UDR                          ((uint32_t)0x00000008)               /*!<Underrun flag            */
6811 #define  SPI_SR_CRCERR                       ((uint32_t)0x00000010)               /*!<CRC Error flag           */
6812 #define  SPI_SR_MODF                         ((uint32_t)0x00000020)               /*!<Mode fault               */
6813 #define  SPI_SR_OVR                          ((uint32_t)0x00000040)               /*!<Overrun flag             */
6814 #define  SPI_SR_BSY                          ((uint32_t)0x00000080)               /*!<Busy flag                */
6815 #define  SPI_SR_FRE                          ((uint32_t)0x00000100)               /*!<Frame format error flag  */
6816
6817 /********************  Bit definition for SPI_DR register  ********************/
6818 #define  SPI_DR_DR                           ((uint32_t)0x0000FFFF)            /*!<Data Register           */
6819
6820 /*******************  Bit definition for SPI_CRCPR register  ******************/
6821 #define  SPI_CRCPR_CRCPOLY                   ((uint32_t)0x0000FFFF)            /*!<CRC polynomial register */
6822
6823 /******************  Bit definition for SPI_RXCRCR register  ******************/
6824 #define  SPI_RXCRCR_RXCRC                    ((uint32_t)0x0000FFFF)            /*!<Rx CRC Register         */
6825
6826 /******************  Bit definition for SPI_TXCRCR register  ******************/
6827 #define  SPI_TXCRCR_TXCRC                    ((uint32_t)0x0000FFFF)            /*!<Tx CRC Register         */
6828
6829 /******************  Bit definition for SPI_I2SCFGR register  *****************/
6830 #define  SPI_I2SCFGR_CHLEN                   ((uint32_t)0x00000001)            /*!<Channel length (number of bits per audio channel) */
6831
6832 #define  SPI_I2SCFGR_DATLEN                  ((uint32_t)0x00000006)            /*!<DATLEN[1:0] bits (Data length to be transferred)  */
6833 #define  SPI_I2SCFGR_DATLEN_0                ((uint32_t)0x00000002)            /*!<Bit 0 */
6834 #define  SPI_I2SCFGR_DATLEN_1                ((uint32_t)0x00000004)            /*!<Bit 1 */
6835
6836 #define  SPI_I2SCFGR_CKPOL                   ((uint32_t)0x00000008)            /*!<steady state clock polarity               */
6837
6838 #define  SPI_I2SCFGR_I2SSTD                  ((uint32_t)0x00000030)            /*!<I2SSTD[1:0] bits (I2S standard selection) */
6839 #define  SPI_I2SCFGR_I2SSTD_0                ((uint32_t)0x00000010)            /*!<Bit 0 */
6840 #define  SPI_I2SCFGR_I2SSTD_1                ((uint32_t)0x00000020)            /*!<Bit 1 */
6841
6842 #define  SPI_I2SCFGR_PCMSYNC                 ((uint32_t)0x00000080)            /*!<PCM frame synchronization                 */
6843
6844 #define  SPI_I2SCFGR_I2SCFG                  ((uint32_t)0x00000300)            /*!<I2SCFG[1:0] bits (I2S configuration mode) */
6845 #define  SPI_I2SCFGR_I2SCFG_0                ((uint32_t)0x00000100)            /*!<Bit 0 */
6846 #define  SPI_I2SCFGR_I2SCFG_1                ((uint32_t)0x00000200)            /*!<Bit 1 */
6847
6848 #define  SPI_I2SCFGR_I2SE                    ((uint32_t)0x00000400)            /*!<I2S Enable         */
6849 #define  SPI_I2SCFGR_I2SMOD                  ((uint32_t)0x00000800)            /*!<I2S mode selection */
6850
6851 /******************  Bit definition for SPI_I2SPR register  *******************/
6852 #define  SPI_I2SPR_I2SDIV                    ((uint32_t)0x000000FF)            /*!<I2S Linear prescaler         */
6853 #define  SPI_I2SPR_ODD                       ((uint32_t)0x00000100)            /*!<Odd factor for the prescaler */
6854 #define  SPI_I2SPR_MCKOE                     ((uint32_t)0x00000200)            /*!<Master Clock Output Enable   */
6855
6856 /******************************************************************************/
6857 /*                                                                            */
6858 /*                                 SYSCFG                                     */
6859 /*                                                                            */
6860 /******************************************************************************/
6861 /******************  Bit definition for SYSCFG_MEMRMP register  ***************/
6862 #define SYSCFG_MEMRMP_MEM_MODE          ((uint32_t)0x00000007) /*!< SYSCFG_Memory Remap Config */
6863 #define SYSCFG_MEMRMP_MEM_MODE_0        ((uint32_t)0x00000001)
6864 #define SYSCFG_MEMRMP_MEM_MODE_1        ((uint32_t)0x00000002)
6865 #define SYSCFG_MEMRMP_MEM_MODE_2        ((uint32_t)0x00000004)
6866
6867 #define SYSCFG_MEMRMP_UFB_MODE          ((uint32_t)0x00000100) /*!< User Flash Bank mode    */
6868 #define SYSCFG_SWP_FMC                  ((uint32_t)0x00000C00) /*!< FMC memory mapping swap */
6869
6870 /******************  Bit definition for SYSCFG_PMC register  ******************/
6871 #define SYSCFG_PMC_ADCxDC2              ((uint32_t)0x00070000) /*!< Refer to AN4073 on how to use this bit  */
6872 #define SYSCFG_PMC_ADC1DC2              ((uint32_t)0x00010000) /*!< Refer to AN4073 on how to use this bit  */
6873 #define SYSCFG_PMC_ADC2DC2              ((uint32_t)0x00020000) /*!< Refer to AN4073 on how to use this bit  */
6874 #define SYSCFG_PMC_ADC3DC2              ((uint32_t)0x00040000) /*!< Refer to AN4073 on how to use this bit  */
6875
6876 #define SYSCFG_PMC_MII_RMII_SEL         ((uint32_t)0x00800000) /*!<Ethernet PHY interface selection */
6877 /* Old MII_RMII_SEL bit definition, maintained for legacy purpose */
6878 #define SYSCFG_PMC_MII_RMII             SYSCFG_PMC_MII_RMII_SEL
6879
6880 /*****************  Bit definition for SYSCFG_EXTICR1 register  ***************/
6881 #define SYSCFG_EXTICR1_EXTI0            ((uint32_t)0x000F) /*!<EXTI 0 configuration */
6882 #define SYSCFG_EXTICR1_EXTI1            ((uint32_t)0x00F0) /*!<EXTI 1 configuration */
6883 #define SYSCFG_EXTICR1_EXTI2            ((uint32_t)0x0F00) /*!<EXTI 2 configuration */
6884 #define SYSCFG_EXTICR1_EXTI3            ((uint32_t)0xF000) /*!<EXTI 3 configuration */
6885 /**
6886   * @brief   EXTI0 configuration
6887   */
6888 #define SYSCFG_EXTICR1_EXTI0_PA         ((uint32_t)0x0000) /*!<PA[0] pin */
6889 #define SYSCFG_EXTICR1_EXTI0_PB         ((uint32_t)0x0001) /*!<PB[0] pin */
6890 #define SYSCFG_EXTICR1_EXTI0_PC         ((uint32_t)0x0002) /*!<PC[0] pin */
6891 #define SYSCFG_EXTICR1_EXTI0_PD         ((uint32_t)0x0003) /*!<PD[0] pin */
6892 #define SYSCFG_EXTICR1_EXTI0_PE         ((uint32_t)0x0004) /*!<PE[0] pin */
6893 #define SYSCFG_EXTICR1_EXTI0_PF         ((uint32_t)0x0005) /*!<PF[0] pin */
6894 #define SYSCFG_EXTICR1_EXTI0_PG         ((uint32_t)0x0006) /*!<PG[0] pin */
6895 #define SYSCFG_EXTICR1_EXTI0_PH         ((uint32_t)0x0007) /*!<PH[0] pin */
6896 #define SYSCFG_EXTICR1_EXTI0_PI         ((uint32_t)0x0008) /*!<PI[0] pin */
6897 #define SYSCFG_EXTICR1_EXTI0_PJ         ((uint32_t)0x0009) /*!<PJ[0] pin */
6898 #define SYSCFG_EXTICR1_EXTI0_PK         ((uint32_t)0x000A) /*!<PK[0] pin */
6899
6900 /**
6901   * @brief   EXTI1 configuration
6902   */
6903 #define SYSCFG_EXTICR1_EXTI1_PA         ((uint32_t)0x0000) /*!<PA[1] pin */
6904 #define SYSCFG_EXTICR1_EXTI1_PB         ((uint32_t)0x0010) /*!<PB[1] pin */
6905 #define SYSCFG_EXTICR1_EXTI1_PC         ((uint32_t)0x0020) /*!<PC[1] pin */
6906 #define SYSCFG_EXTICR1_EXTI1_PD         ((uint32_t)0x0030) /*!<PD[1] pin */
6907 #define SYSCFG_EXTICR1_EXTI1_PE         ((uint32_t)0x0040) /*!<PE[1] pin */
6908 #define SYSCFG_EXTICR1_EXTI1_PF         ((uint32_t)0x0050) /*!<PF[1] pin */
6909 #define SYSCFG_EXTICR1_EXTI1_PG         ((uint32_t)0x0060) /*!<PG[1] pin */
6910 #define SYSCFG_EXTICR1_EXTI1_PH         ((uint32_t)0x0070) /*!<PH[1] pin */
6911 #define SYSCFG_EXTICR1_EXTI1_PI         ((uint32_t)0x0080) /*!<PI[1] pin */
6912 #define SYSCFG_EXTICR1_EXTI1_PJ         ((uint32_t)0x0090) /*!<PJ[1] pin */
6913 #define SYSCFG_EXTICR1_EXTI1_PK         ((uint32_t)0x00A0) /*!<PK[1] pin */
6914
6915
6916 /**
6917   * @brief   EXTI2 configuration
6918   */
6919 #define SYSCFG_EXTICR1_EXTI2_PA         ((uint32_t)0x0000) /*!<PA[2] pin */
6920 #define SYSCFG_EXTICR1_EXTI2_PB         ((uint32_t)0x0100) /*!<PB[2] pin */
6921 #define SYSCFG_EXTICR1_EXTI2_PC         ((uint32_t)0x0200) /*!<PC[2] pin */
6922 #define SYSCFG_EXTICR1_EXTI2_PD         ((uint32_t)0x0300) /*!<PD[2] pin */
6923 #define SYSCFG_EXTICR1_EXTI2_PE         ((uint32_t)0x0400) /*!<PE[2] pin */
6924 #define SYSCFG_EXTICR1_EXTI2_PF         ((uint32_t)0x0500) /*!<PF[2] pin */
6925 #define SYSCFG_EXTICR1_EXTI2_PG         ((uint32_t)0x0600) /*!<PG[2] pin */
6926 #define SYSCFG_EXTICR1_EXTI2_PH         ((uint32_t)0x0700) /*!<PH[2] pin */
6927 #define SYSCFG_EXTICR1_EXTI2_PI         ((uint32_t)0x0800) /*!<PI[2] pin */
6928 #define SYSCFG_EXTICR1_EXTI2_PJ         ((uint32_t)0x0900) /*!<PJ[2] pin */
6929 #define SYSCFG_EXTICR1_EXTI2_PK         ((uint32_t)0x0A00) /*!<PK[2] pin */
6930
6931
6932 /**
6933   * @brief   EXTI3 configuration
6934   */
6935 #define SYSCFG_EXTICR1_EXTI3_PA         ((uint32_t)0x0000) /*!<PA[3] pin */
6936 #define SYSCFG_EXTICR1_EXTI3_PB         ((uint32_t)0x1000) /*!<PB[3] pin */
6937 #define SYSCFG_EXTICR1_EXTI3_PC         ((uint32_t)0x2000) /*!<PC[3] pin */
6938 #define SYSCFG_EXTICR1_EXTI3_PD         ((uint32_t)0x3000) /*!<PD[3] pin */
6939 #define SYSCFG_EXTICR1_EXTI3_PE         ((uint32_t)0x4000) /*!<PE[3] pin */
6940 #define SYSCFG_EXTICR1_EXTI3_PF         ((uint32_t)0x5000) /*!<PF[3] pin */
6941 #define SYSCFG_EXTICR1_EXTI3_PG         ((uint32_t)0x6000) /*!<PG[3] pin */
6942 #define SYSCFG_EXTICR1_EXTI3_PH         ((uint32_t)0x7000) /*!<PH[3] pin */
6943 #define SYSCFG_EXTICR1_EXTI3_PI         ((uint32_t)0x8000) /*!<PI[3] pin */
6944 #define SYSCFG_EXTICR1_EXTI3_PJ         ((uint32_t)0x9000) /*!<PJ[3] pin */
6945 #define SYSCFG_EXTICR1_EXTI3_PK         ((uint32_t)0xA000) /*!<PK[3] pin */
6946
6947
6948 /*****************  Bit definition for SYSCFG_EXTICR2 register  ***************/
6949 #define SYSCFG_EXTICR2_EXTI4            ((uint32_t)0x000F) /*!<EXTI 4 configuration */
6950 #define SYSCFG_EXTICR2_EXTI5            ((uint32_t)0x00F0) /*!<EXTI 5 configuration */
6951 #define SYSCFG_EXTICR2_EXTI6            ((uint32_t)0x0F00) /*!<EXTI 6 configuration */
6952 #define SYSCFG_EXTICR2_EXTI7            ((uint32_t)0xF000) /*!<EXTI 7 configuration */
6953 /**
6954   * @brief   EXTI4 configuration
6955   */
6956 #define SYSCFG_EXTICR2_EXTI4_PA         ((uint32_t)0x0000) /*!<PA[4] pin */
6957 #define SYSCFG_EXTICR2_EXTI4_PB         ((uint32_t)0x0001) /*!<PB[4] pin */
6958 #define SYSCFG_EXTICR2_EXTI4_PC         ((uint32_t)0x0002) /*!<PC[4] pin */
6959 #define SYSCFG_EXTICR2_EXTI4_PD         ((uint32_t)0x0003) /*!<PD[4] pin */
6960 #define SYSCFG_EXTICR2_EXTI4_PE         ((uint32_t)0x0004) /*!<PE[4] pin */
6961 #define SYSCFG_EXTICR2_EXTI4_PF         ((uint32_t)0x0005) /*!<PF[4] pin */
6962 #define SYSCFG_EXTICR2_EXTI4_PG         ((uint32_t)0x0006) /*!<PG[4] pin */
6963 #define SYSCFG_EXTICR2_EXTI4_PH         ((uint32_t)0x0007) /*!<PH[4] pin */
6964 #define SYSCFG_EXTICR2_EXTI4_PI         ((uint32_t)0x0008) /*!<PI[4] pin */
6965 #define SYSCFG_EXTICR2_EXTI4_PJ         ((uint32_t)0x0009) /*!<PJ[4] pin */
6966 #define SYSCFG_EXTICR2_EXTI4_PK         ((uint32_t)0x000A) /*!<PK[4] pin */
6967
6968 /**
6969   * @brief   EXTI5 configuration
6970   */
6971 #define SYSCFG_EXTICR2_EXTI5_PA         ((uint32_t)0x0000) /*!<PA[5] pin */
6972 #define SYSCFG_EXTICR2_EXTI5_PB         ((uint32_t)0x0010) /*!<PB[5] pin */
6973 #define SYSCFG_EXTICR2_EXTI5_PC         ((uint32_t)0x0020) /*!<PC[5] pin */
6974 #define SYSCFG_EXTICR2_EXTI5_PD         ((uint32_t)0x0030) /*!<PD[5] pin */
6975 #define SYSCFG_EXTICR2_EXTI5_PE         ((uint32_t)0x0040) /*!<PE[5] pin */
6976 #define SYSCFG_EXTICR2_EXTI5_PF         ((uint32_t)0x0050) /*!<PF[5] pin */
6977 #define SYSCFG_EXTICR2_EXTI5_PG         ((uint32_t)0x0060) /*!<PG[5] pin */
6978 #define SYSCFG_EXTICR2_EXTI5_PH         ((uint32_t)0x0070) /*!<PH[5] pin */
6979 #define SYSCFG_EXTICR2_EXTI5_PI         ((uint32_t)0x0080) /*!<PI[5] pin */
6980 #define SYSCFG_EXTICR2_EXTI5_PJ         ((uint32_t)0x0090) /*!<PJ[5] pin */
6981 #define SYSCFG_EXTICR2_EXTI5_PK         ((uint32_t)0x00A0) /*!<PK[5] pin */
6982
6983 /**
6984   * @brief   EXTI6 configuration
6985   */
6986 #define SYSCFG_EXTICR2_EXTI6_PA         ((uint32_t)0x0000) /*!<PA[6] pin */
6987 #define SYSCFG_EXTICR2_EXTI6_PB         ((uint32_t)0x0100) /*!<PB[6] pin */
6988 #define SYSCFG_EXTICR2_EXTI6_PC         ((uint32_t)0x0200) /*!<PC[6] pin */
6989 #define SYSCFG_EXTICR2_EXTI6_PD         ((uint32_t)0x0300) /*!<PD[6] pin */
6990 #define SYSCFG_EXTICR2_EXTI6_PE         ((uint32_t)0x0400) /*!<PE[6] pin */
6991 #define SYSCFG_EXTICR2_EXTI6_PF         ((uint32_t)0x0500) /*!<PF[6] pin */
6992 #define SYSCFG_EXTICR2_EXTI6_PG         ((uint32_t)0x0600) /*!<PG[6] pin */
6993 #define SYSCFG_EXTICR2_EXTI6_PH         ((uint32_t)0x0700) /*!<PH[6] pin */
6994 #define SYSCFG_EXTICR2_EXTI6_PI         ((uint32_t)0x0800) /*!<PI[6] pin */
6995 #define SYSCFG_EXTICR2_EXTI6_PJ         ((uint32_t)0x0900) /*!<PJ[6] pin */
6996 #define SYSCFG_EXTICR2_EXTI6_PK         ((uint32_t)0x0A00) /*!<PK[6] pin */
6997
6998
6999 /**
7000   * @brief   EXTI7 configuration
7001   */
7002 #define SYSCFG_EXTICR2_EXTI7_PA         ((uint32_t)0x0000) /*!<PA[7] pin */
7003 #define SYSCFG_EXTICR2_EXTI7_PB         ((uint32_t)0x1000) /*!<PB[7] pin */
7004 #define SYSCFG_EXTICR2_EXTI7_PC         ((uint32_t)0x2000) /*!<PC[7] pin */
7005 #define SYSCFG_EXTICR2_EXTI7_PD         ((uint32_t)0x3000) /*!<PD[7] pin */
7006 #define SYSCFG_EXTICR2_EXTI7_PE         ((uint32_t)0x4000) /*!<PE[7] pin */
7007 #define SYSCFG_EXTICR2_EXTI7_PF         ((uint32_t)0x5000) /*!<PF[7] pin */
7008 #define SYSCFG_EXTICR2_EXTI7_PG         ((uint32_t)0x6000) /*!<PG[7] pin */
7009 #define SYSCFG_EXTICR2_EXTI7_PH         ((uint32_t)0x7000) /*!<PH[7] pin */
7010 #define SYSCFG_EXTICR2_EXTI7_PI         ((uint32_t)0x8000) /*!<PI[7] pin */
7011 #define SYSCFG_EXTICR2_EXTI7_PJ         ((uint32_t)0x9000) /*!<PJ[7] pin */
7012 #define SYSCFG_EXTICR2_EXTI7_PK         ((uint32_t)0xA000) /*!<PK[7] pin */
7013
7014 /*****************  Bit definition for SYSCFG_EXTICR3 register  ***************/
7015 #define SYSCFG_EXTICR3_EXTI8            ((uint32_t)0x000F) /*!<EXTI 8 configuration */
7016 #define SYSCFG_EXTICR3_EXTI9            ((uint32_t)0x00F0) /*!<EXTI 9 configuration */
7017 #define SYSCFG_EXTICR3_EXTI10           ((uint32_t)0x0F00) /*!<EXTI 10 configuration */
7018 #define SYSCFG_EXTICR3_EXTI11           ((uint32_t)0xF000) /*!<EXTI 11 configuration */
7019
7020 /**
7021   * @brief   EXTI8 configuration
7022   */
7023 #define SYSCFG_EXTICR3_EXTI8_PA         ((uint32_t)0x0000) /*!<PA[8] pin */
7024 #define SYSCFG_EXTICR3_EXTI8_PB         ((uint32_t)0x0001) /*!<PB[8] pin */
7025 #define SYSCFG_EXTICR3_EXTI8_PC         ((uint32_t)0x0002) /*!<PC[8] pin */
7026 #define SYSCFG_EXTICR3_EXTI8_PD         ((uint32_t)0x0003) /*!<PD[8] pin */
7027 #define SYSCFG_EXTICR3_EXTI8_PE         ((uint32_t)0x0004) /*!<PE[8] pin */
7028 #define SYSCFG_EXTICR3_EXTI8_PF         ((uint32_t)0x0005) /*!<PF[8] pin */
7029 #define SYSCFG_EXTICR3_EXTI8_PG         ((uint32_t)0x0006) /*!<PG[8] pin */
7030 #define SYSCFG_EXTICR3_EXTI8_PH         ((uint32_t)0x0007) /*!<PH[8] pin */
7031 #define SYSCFG_EXTICR3_EXTI8_PI         ((uint32_t)0x0008) /*!<PI[8] pin */
7032 #define SYSCFG_EXTICR3_EXTI8_PJ         ((uint32_t)0x0009) /*!<PJ[8] pin */
7033
7034 /**
7035   * @brief   EXTI9 configuration
7036   */
7037 #define SYSCFG_EXTICR3_EXTI9_PA         ((uint32_t)0x0000) /*!<PA[9] pin */
7038 #define SYSCFG_EXTICR3_EXTI9_PB         ((uint32_t)0x0010) /*!<PB[9] pin */
7039 #define SYSCFG_EXTICR3_EXTI9_PC         ((uint32_t)0x0020) /*!<PC[9] pin */
7040 #define SYSCFG_EXTICR3_EXTI9_PD         ((uint32_t)0x0030) /*!<PD[9] pin */
7041 #define SYSCFG_EXTICR3_EXTI9_PE         ((uint32_t)0x0040) /*!<PE[9] pin */
7042 #define SYSCFG_EXTICR3_EXTI9_PF         ((uint32_t)0x0050) /*!<PF[9] pin */
7043 #define SYSCFG_EXTICR3_EXTI9_PG         ((uint32_t)0x0060) /*!<PG[9] pin */
7044 #define SYSCFG_EXTICR3_EXTI9_PH         ((uint32_t)0x0070) /*!<PH[9] pin */
7045 #define SYSCFG_EXTICR3_EXTI9_PI         ((uint32_t)0x0080) /*!<PI[9] pin */
7046 #define SYSCFG_EXTICR3_EXTI9_PJ         ((uint32_t)0x0090) /*!<PJ[9] pin */
7047
7048
7049 /**
7050   * @brief   EXTI10 configuration
7051   */
7052 #define SYSCFG_EXTICR3_EXTI10_PA        ((uint32_t)0x0000) /*!<PA[10] pin */
7053 #define SYSCFG_EXTICR3_EXTI10_PB        ((uint32_t)0x0100) /*!<PB[10] pin */
7054 #define SYSCFG_EXTICR3_EXTI10_PC        ((uint32_t)0x0200) /*!<PC[10] pin */
7055 #define SYSCFG_EXTICR3_EXTI10_PD        ((uint32_t)0x0300) /*!<PD[10] pin */
7056 #define SYSCFG_EXTICR3_EXTI10_PE        ((uint32_t)0x0400) /*!<PE[10] pin */
7057 #define SYSCFG_EXTICR3_EXTI10_PF        ((uint32_t)0x0500) /*!<PF[10] pin */
7058 #define SYSCFG_EXTICR3_EXTI10_PG        ((uint32_t)0x0600) /*!<PG[10] pin */
7059 #define SYSCFG_EXTICR3_EXTI10_PH        ((uint32_t)0x0700) /*!<PH[10] pin */
7060 #define SYSCFG_EXTICR3_EXTI10_PI        ((uint32_t)0x0800) /*!<PI[10] pin */
7061 #define SYSCFG_EXTICR3_EXTI10_PJ        ((uint32_t)0x0900) /*!<PJ[10] pin */
7062
7063
7064 /**
7065   * @brief   EXTI11 configuration
7066   */
7067 #define SYSCFG_EXTICR3_EXTI11_PA        ((uint32_t)0x0000) /*!<PA[11] pin */
7068 #define SYSCFG_EXTICR3_EXTI11_PB        ((uint32_t)0x1000) /*!<PB[11] pin */
7069 #define SYSCFG_EXTICR3_EXTI11_PC        ((uint32_t)0x2000) /*!<PC[11] pin */
7070 #define SYSCFG_EXTICR3_EXTI11_PD        ((uint32_t)0x3000) /*!<PD[11] pin */
7071 #define SYSCFG_EXTICR3_EXTI11_PE        ((uint32_t)0x4000) /*!<PE[11] pin */
7072 #define SYSCFG_EXTICR3_EXTI11_PF        ((uint32_t)0x5000) /*!<PF[11] pin */
7073 #define SYSCFG_EXTICR3_EXTI11_PG        ((uint32_t)0x6000) /*!<PG[11] pin */
7074 #define SYSCFG_EXTICR3_EXTI11_PH        ((uint32_t)0x7000) /*!<PH[11] pin */
7075 #define SYSCFG_EXTICR3_EXTI11_PI        ((uint32_t)0x8000) /*!<PI[11] pin */
7076 #define SYSCFG_EXTICR3_EXTI11_PJ        ((uint32_t)0x9000) /*!<PJ[11] pin */
7077
7078
7079 /*****************  Bit definition for SYSCFG_EXTICR4 register  ***************/
7080 #define SYSCFG_EXTICR4_EXTI12           ((uint32_t)0x000F) /*!<EXTI 12 configuration */
7081 #define SYSCFG_EXTICR4_EXTI13           ((uint32_t)0x00F0) /*!<EXTI 13 configuration */
7082 #define SYSCFG_EXTICR4_EXTI14           ((uint32_t)0x0F00) /*!<EXTI 14 configuration */
7083 #define SYSCFG_EXTICR4_EXTI15           ((uint32_t)0xF000) /*!<EXTI 15 configuration */
7084 /**
7085   * @brief   EXTI12 configuration
7086   */
7087 #define SYSCFG_EXTICR4_EXTI12_PA        ((uint32_t)0x0000) /*!<PA[12] pin */
7088 #define SYSCFG_EXTICR4_EXTI12_PB        ((uint32_t)0x0001) /*!<PB[12] pin */
7089 #define SYSCFG_EXTICR4_EXTI12_PC        ((uint32_t)0x0002) /*!<PC[12] pin */
7090 #define SYSCFG_EXTICR4_EXTI12_PD        ((uint32_t)0x0003) /*!<PD[12] pin */
7091 #define SYSCFG_EXTICR4_EXTI12_PE        ((uint32_t)0x0004) /*!<PE[12] pin */
7092 #define SYSCFG_EXTICR4_EXTI12_PF        ((uint32_t)0x0005) /*!<PF[12] pin */
7093 #define SYSCFG_EXTICR4_EXTI12_PG        ((uint32_t)0x0006) /*!<PG[12] pin */
7094 #define SYSCFG_EXTICR4_EXTI12_PH        ((uint32_t)0x0007) /*!<PH[12] pin */
7095 #define SYSCFG_EXTICR4_EXTI12_PI        ((uint32_t)0x0008) /*!<PI[12] pin */
7096 #define SYSCFG_EXTICR4_EXTI12_PJ        ((uint32_t)0x0009) /*!<PJ[12] pin */
7097
7098
7099 /**
7100   * @brief   EXTI13 configuration
7101   */
7102 #define SYSCFG_EXTICR4_EXTI13_PA        ((uint32_t)0x0000) /*!<PA[13] pin */
7103 #define SYSCFG_EXTICR4_EXTI13_PB        ((uint32_t)0x0010) /*!<PB[13] pin */
7104 #define SYSCFG_EXTICR4_EXTI13_PC        ((uint32_t)0x0020) /*!<PC[13] pin */
7105 #define SYSCFG_EXTICR4_EXTI13_PD        ((uint32_t)0x0030) /*!<PD[13] pin */
7106 #define SYSCFG_EXTICR4_EXTI13_PE        ((uint32_t)0x0040) /*!<PE[13] pin */
7107 #define SYSCFG_EXTICR4_EXTI13_PF        ((uint32_t)0x0050) /*!<PF[13] pin */
7108 #define SYSCFG_EXTICR4_EXTI13_PG        ((uint32_t)0x0060) /*!<PG[13] pin */
7109 #define SYSCFG_EXTICR4_EXTI13_PH        ((uint32_t)0x0070) /*!<PH[13] pin */
7110 #define SYSCFG_EXTICR4_EXTI13_PI        ((uint32_t)0x0008) /*!<PI[13] pin */
7111 #define SYSCFG_EXTICR4_EXTI13_PJ        ((uint32_t)0x0009) /*!<PJ[13] pin */
7112
7113
7114 /**
7115   * @brief   EXTI14 configuration
7116   */
7117 #define SYSCFG_EXTICR4_EXTI14_PA        ((uint32_t)0x0000) /*!<PA[14] pin */
7118 #define SYSCFG_EXTICR4_EXTI14_PB        ((uint32_t)0x0100) /*!<PB[14] pin */
7119 #define SYSCFG_EXTICR4_EXTI14_PC        ((uint32_t)0x0200) /*!<PC[14] pin */
7120 #define SYSCFG_EXTICR4_EXTI14_PD        ((uint32_t)0x0300) /*!<PD[14] pin */
7121 #define SYSCFG_EXTICR4_EXTI14_PE        ((uint32_t)0x0400) /*!<PE[14] pin */
7122 #define SYSCFG_EXTICR4_EXTI14_PF        ((uint32_t)0x0500) /*!<PF[14] pin */
7123 #define SYSCFG_EXTICR4_EXTI14_PG        ((uint32_t)0x0600) /*!<PG[14] pin */
7124 #define SYSCFG_EXTICR4_EXTI14_PH        ((uint32_t)0x0700) /*!<PH[14] pin */
7125 #define SYSCFG_EXTICR4_EXTI14_PI        ((uint32_t)0x0800) /*!<PI[14] pin */
7126 #define SYSCFG_EXTICR4_EXTI14_PJ        ((uint32_t)0x0900) /*!<PJ[14] pin */
7127
7128
7129 /**
7130   * @brief   EXTI15 configuration
7131   */
7132 #define SYSCFG_EXTICR4_EXTI15_PA        ((uint32_t)0x0000) /*!<PA[15] pin */
7133 #define SYSCFG_EXTICR4_EXTI15_PB        ((uint32_t)0x1000) /*!<PB[15] pin */
7134 #define SYSCFG_EXTICR4_EXTI15_PC        ((uint32_t)0x2000) /*!<PC[15] pin */
7135 #define SYSCFG_EXTICR4_EXTI15_PD        ((uint32_t)0x3000) /*!<PD[15] pin */
7136 #define SYSCFG_EXTICR4_EXTI15_PE        ((uint32_t)0x4000) /*!<PE[15] pin */
7137 #define SYSCFG_EXTICR4_EXTI15_PF        ((uint32_t)0x5000) /*!<PF[15] pin */
7138 #define SYSCFG_EXTICR4_EXTI15_PG        ((uint32_t)0x6000) /*!<PG[15] pin */
7139 #define SYSCFG_EXTICR4_EXTI15_PH        ((uint32_t)0x7000) /*!<PH[15] pin */
7140 #define SYSCFG_EXTICR4_EXTI15_PI        ((uint32_t)0x8000) /*!<PI[15] pin */
7141 #define SYSCFG_EXTICR4_EXTI15_PJ        ((uint32_t)0x9000) /*!<PJ[15] pin */
7142
7143 /******************  Bit definition for SYSCFG_CMPCR register  ****************/
7144 #define SYSCFG_CMPCR_CMP_PD             ((uint32_t)0x00000001) /*!<Compensation cell ready flag */
7145 #define SYSCFG_CMPCR_READY              ((uint32_t)0x00000100) /*!<Compensation cell power-down */
7146
7147 /******************************************************************************/
7148 /*                                                                            */
7149 /*                                    TIM                                     */
7150 /*                                                                            */
7151 /******************************************************************************/
7152 /*******************  Bit definition for TIM_CR1 register  ********************/
7153 #define  TIM_CR1_CEN                         ((uint32_t)0x0001)            /*!<Counter enable        */
7154 #define  TIM_CR1_UDIS                        ((uint32_t)0x0002)            /*!<Update disable        */
7155 #define  TIM_CR1_URS                         ((uint32_t)0x0004)            /*!<Update request source */
7156 #define  TIM_CR1_OPM                         ((uint32_t)0x0008)            /*!<One pulse mode        */
7157 #define  TIM_CR1_DIR                         ((uint32_t)0x0010)            /*!<Direction             */
7158
7159 #define  TIM_CR1_CMS                         ((uint32_t)0x0060)            /*!<CMS[1:0] bits (Center-aligned mode selection) */
7160 #define  TIM_CR1_CMS_0                       ((uint32_t)0x0020)            /*!<Bit 0 */
7161 #define  TIM_CR1_CMS_1                       ((uint32_t)0x0040)            /*!<Bit 1 */
7162
7163 #define  TIM_CR1_ARPE                        ((uint32_t)0x0080)            /*!<Auto-reload preload enable     */
7164
7165 #define  TIM_CR1_CKD                         ((uint32_t)0x0300)            /*!<CKD[1:0] bits (clock division) */
7166 #define  TIM_CR1_CKD_0                       ((uint32_t)0x0100)            /*!<Bit 0 */
7167 #define  TIM_CR1_CKD_1                       ((uint32_t)0x0200)            /*!<Bit 1 */
7168
7169 /*******************  Bit definition for TIM_CR2 register  ********************/
7170 #define  TIM_CR2_CCPC                        ((uint32_t)0x0001)            /*!<Capture/Compare Preloaded Control        */
7171 #define  TIM_CR2_CCUS                        ((uint32_t)0x0004)            /*!<Capture/Compare Control Update Selection */
7172 #define  TIM_CR2_CCDS                        ((uint32_t)0x0008)            /*!<Capture/Compare DMA Selection            */
7173
7174 #define  TIM_CR2_MMS                         ((uint32_t)0x0070)            /*!<MMS[2:0] bits (Master Mode Selection) */
7175 #define  TIM_CR2_MMS_0                       ((uint32_t)0x0010)            /*!<Bit 0 */
7176 #define  TIM_CR2_MMS_1                       ((uint32_t)0x0020)            /*!<Bit 1 */
7177 #define  TIM_CR2_MMS_2                       ((uint32_t)0x0040)            /*!<Bit 2 */
7178
7179 #define  TIM_CR2_TI1S                        ((uint32_t)0x0080)            /*!<TI1 Selection */
7180 #define  TIM_CR2_OIS1                        ((uint32_t)0x0100)            /*!<Output Idle state 1 (OC1 output)  */
7181 #define  TIM_CR2_OIS1N                       ((uint32_t)0x0200)            /*!<Output Idle state 1 (OC1N output) */
7182 #define  TIM_CR2_OIS2                        ((uint32_t)0x0400)            /*!<Output Idle state 2 (OC2 output)  */
7183 #define  TIM_CR2_OIS2N                       ((uint32_t)0x0800)            /*!<Output Idle state 2 (OC2N output) */
7184 #define  TIM_CR2_OIS3                        ((uint32_t)0x1000)            /*!<Output Idle state 3 (OC3 output)  */
7185 #define  TIM_CR2_OIS3N                       ((uint32_t)0x2000)            /*!<Output Idle state 3 (OC3N output) */
7186 #define  TIM_CR2_OIS4                        ((uint32_t)0x4000)            /*!<Output Idle state 4 (OC4 output)  */
7187
7188 /*******************  Bit definition for TIM_SMCR register  *******************/
7189 #define  TIM_SMCR_SMS                        ((uint32_t)0x0007)            /*!<SMS[2:0] bits (Slave mode selection)    */
7190 #define  TIM_SMCR_SMS_0                      ((uint32_t)0x0001)            /*!<Bit 0 */
7191 #define  TIM_SMCR_SMS_1                      ((uint32_t)0x0002)            /*!<Bit 1 */
7192 #define  TIM_SMCR_SMS_2                      ((uint32_t)0x0004)            /*!<Bit 2 */
7193
7194 #define  TIM_SMCR_TS                         ((uint32_t)0x0070)            /*!<TS[2:0] bits (Trigger selection)        */
7195 #define  TIM_SMCR_TS_0                       ((uint32_t)0x0010)            /*!<Bit 0 */
7196 #define  TIM_SMCR_TS_1                       ((uint32_t)0x0020)            /*!<Bit 1 */
7197 #define  TIM_SMCR_TS_2                       ((uint32_t)0x0040)            /*!<Bit 2 */
7198
7199 #define  TIM_SMCR_MSM                        ((uint32_t)0x0080)            /*!<Master/slave mode                       */
7200
7201 #define  TIM_SMCR_ETF                        ((uint32_t)0x0F00)            /*!<ETF[3:0] bits (External trigger filter) */
7202 #define  TIM_SMCR_ETF_0                      ((uint32_t)0x0100)            /*!<Bit 0 */
7203 #define  TIM_SMCR_ETF_1                      ((uint32_t)0x0200)            /*!<Bit 1 */
7204 #define  TIM_SMCR_ETF_2                      ((uint32_t)0x0400)            /*!<Bit 2 */
7205 #define  TIM_SMCR_ETF_3                      ((uint32_t)0x0800)            /*!<Bit 3 */
7206
7207 #define  TIM_SMCR_ETPS                       ((uint32_t)0x3000)            /*!<ETPS[1:0] bits (External trigger prescaler) */
7208 #define  TIM_SMCR_ETPS_0                     ((uint32_t)0x1000)            /*!<Bit 0 */
7209 #define  TIM_SMCR_ETPS_1                     ((uint32_t)0x2000)            /*!<Bit 1 */
7210
7211 #define  TIM_SMCR_ECE                        ((uint32_t)0x4000)            /*!<External clock enable     */
7212 #define  TIM_SMCR_ETP                        ((uint32_t)0x8000)            /*!<External trigger polarity */
7213
7214 /*******************  Bit definition for TIM_DIER register  *******************/
7215 #define  TIM_DIER_UIE                        ((uint32_t)0x0001)            /*!<Update interrupt enable */
7216 #define  TIM_DIER_CC1IE                      ((uint32_t)0x0002)            /*!<Capture/Compare 1 interrupt enable   */
7217 #define  TIM_DIER_CC2IE                      ((uint32_t)0x0004)            /*!<Capture/Compare 2 interrupt enable   */
7218 #define  TIM_DIER_CC3IE                      ((uint32_t)0x0008)            /*!<Capture/Compare 3 interrupt enable   */
7219 #define  TIM_DIER_CC4IE                      ((uint32_t)0x0010)            /*!<Capture/Compare 4 interrupt enable   */
7220 #define  TIM_DIER_COMIE                      ((uint32_t)0x0020)            /*!<COM interrupt enable                 */
7221 #define  TIM_DIER_TIE                        ((uint32_t)0x0040)            /*!<Trigger interrupt enable             */
7222 #define  TIM_DIER_BIE                        ((uint32_t)0x0080)            /*!<Break interrupt enable               */
7223 #define  TIM_DIER_UDE                        ((uint32_t)0x0100)            /*!<Update DMA request enable            */
7224 #define  TIM_DIER_CC1DE                      ((uint32_t)0x0200)            /*!<Capture/Compare 1 DMA request enable */
7225 #define  TIM_DIER_CC2DE                      ((uint32_t)0x0400)            /*!<Capture/Compare 2 DMA request enable */
7226 #define  TIM_DIER_CC3DE                      ((uint32_t)0x0800)            /*!<Capture/Compare 3 DMA request enable */
7227 #define  TIM_DIER_CC4DE                      ((uint32_t)0x1000)            /*!<Capture/Compare 4 DMA request enable */
7228 #define  TIM_DIER_COMDE                      ((uint32_t)0x2000)            /*!<COM DMA request enable               */
7229 #define  TIM_DIER_TDE                        ((uint32_t)0x4000)            /*!<Trigger DMA request enable           */
7230
7231 /********************  Bit definition for TIM_SR register  ********************/
7232 #define  TIM_SR_UIF                          ((uint32_t)0x0001)            /*!<Update interrupt Flag              */
7233 #define  TIM_SR_CC1IF                        ((uint32_t)0x0002)            /*!<Capture/Compare 1 interrupt Flag   */
7234 #define  TIM_SR_CC2IF                        ((uint32_t)0x0004)            /*!<Capture/Compare 2 interrupt Flag   */
7235 #define  TIM_SR_CC3IF                        ((uint32_t)0x0008)            /*!<Capture/Compare 3 interrupt Flag   */
7236 #define  TIM_SR_CC4IF                        ((uint32_t)0x0010)            /*!<Capture/Compare 4 interrupt Flag   */
7237 #define  TIM_SR_COMIF                        ((uint32_t)0x0020)            /*!<COM interrupt Flag                 */
7238 #define  TIM_SR_TIF                          ((uint32_t)0x0040)            /*!<Trigger interrupt Flag             */
7239 #define  TIM_SR_BIF                          ((uint32_t)0x0080)            /*!<Break interrupt Flag               */
7240 #define  TIM_SR_CC1OF                        ((uint32_t)0x0200)            /*!<Capture/Compare 1 Overcapture Flag */
7241 #define  TIM_SR_CC2OF                        ((uint32_t)0x0400)            /*!<Capture/Compare 2 Overcapture Flag */
7242 #define  TIM_SR_CC3OF                        ((uint32_t)0x0800)            /*!<Capture/Compare 3 Overcapture Flag */
7243 #define  TIM_SR_CC4OF                        ((uint32_t)0x1000)            /*!<Capture/Compare 4 Overcapture Flag */
7244
7245 /*******************  Bit definition for TIM_EGR register  ********************/
7246 #define  TIM_EGR_UG                          ((uint32_t)0x01)               /*!<Update Generation                         */
7247 #define  TIM_EGR_CC1G                        ((uint32_t)0x02)               /*!<Capture/Compare 1 Generation              */
7248 #define  TIM_EGR_CC2G                        ((uint32_t)0x04)               /*!<Capture/Compare 2 Generation              */
7249 #define  TIM_EGR_CC3G                        ((uint32_t)0x08)               /*!<Capture/Compare 3 Generation              */
7250 #define  TIM_EGR_CC4G                        ((uint32_t)0x10)               /*!<Capture/Compare 4 Generation              */
7251 #define  TIM_EGR_COMG                        ((uint32_t)0x20)               /*!<Capture/Compare Control Update Generation */
7252 #define  TIM_EGR_TG                          ((uint32_t)0x40)               /*!<Trigger Generation                        */
7253 #define  TIM_EGR_BG                          ((uint32_t)0x80)               /*!<Break Generation                          */
7254
7255 /******************  Bit definition for TIM_CCMR1 register  *******************/
7256 #define  TIM_CCMR1_CC1S                      ((uint32_t)0x0003)            /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
7257 #define  TIM_CCMR1_CC1S_0                    ((uint32_t)0x0001)            /*!<Bit 0 */
7258 #define  TIM_CCMR1_CC1S_1                    ((uint32_t)0x0002)            /*!<Bit 1 */
7259
7260 #define  TIM_CCMR1_OC1FE                     ((uint32_t)0x0004)            /*!<Output Compare 1 Fast enable                 */
7261 #define  TIM_CCMR1_OC1PE                     ((uint32_t)0x0008)            /*!<Output Compare 1 Preload enable              */
7262
7263 #define  TIM_CCMR1_OC1M                      ((uint32_t)0x0070)            /*!<OC1M[2:0] bits (Output Compare 1 Mode)       */
7264 #define  TIM_CCMR1_OC1M_0                    ((uint32_t)0x0010)            /*!<Bit 0 */
7265 #define  TIM_CCMR1_OC1M_1                    ((uint32_t)0x0020)            /*!<Bit 1 */
7266 #define  TIM_CCMR1_OC1M_2                    ((uint32_t)0x0040)            /*!<Bit 2 */
7267
7268 #define  TIM_CCMR1_OC1CE                     ((uint32_t)0x0080)            /*!<Output Compare 1Clear Enable                 */
7269
7270 #define  TIM_CCMR1_CC2S                      ((uint32_t)0x0300)            /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
7271 #define  TIM_CCMR1_CC2S_0                    ((uint32_t)0x0100)            /*!<Bit 0 */
7272 #define  TIM_CCMR1_CC2S_1                    ((uint32_t)0x0200)            /*!<Bit 1 */
7273
7274 #define  TIM_CCMR1_OC2FE                     ((uint32_t)0x0400)            /*!<Output Compare 2 Fast enable                 */
7275 #define  TIM_CCMR1_OC2PE                     ((uint32_t)0x0800)            /*!<Output Compare 2 Preload enable              */
7276
7277 #define  TIM_CCMR1_OC2M                      ((uint32_t)0x7000)            /*!<OC2M[2:0] bits (Output Compare 2 Mode)       */
7278 #define  TIM_CCMR1_OC2M_0                    ((uint32_t)0x1000)            /*!<Bit 0 */
7279 #define  TIM_CCMR1_OC2M_1                    ((uint32_t)0x2000)            /*!<Bit 1 */
7280 #define  TIM_CCMR1_OC2M_2                    ((uint32_t)0x4000)            /*!<Bit 2 */
7281
7282 #define  TIM_CCMR1_OC2CE                     ((uint32_t)0x8000)            /*!<Output Compare 2 Clear Enable */
7283
7284 /*----------------------------------------------------------------------------*/
7285
7286 #define  TIM_CCMR1_IC1PSC                    ((uint32_t)0x000C)            /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
7287 #define  TIM_CCMR1_IC1PSC_0                  ((uint32_t)0x0004)            /*!<Bit 0 */
7288 #define  TIM_CCMR1_IC1PSC_1                  ((uint32_t)0x0008)            /*!<Bit 1 */
7289
7290 #define  TIM_CCMR1_IC1F                      ((uint32_t)0x00F0)            /*!<IC1F[3:0] bits (Input Capture 1 Filter)      */
7291 #define  TIM_CCMR1_IC1F_0                    ((uint32_t)0x0010)            /*!<Bit 0 */
7292 #define  TIM_CCMR1_IC1F_1                    ((uint32_t)0x0020)            /*!<Bit 1 */
7293 #define  TIM_CCMR1_IC1F_2                    ((uint32_t)0x0040)            /*!<Bit 2 */
7294 #define  TIM_CCMR1_IC1F_3                    ((uint32_t)0x0080)            /*!<Bit 3 */
7295
7296 #define  TIM_CCMR1_IC2PSC                    ((uint32_t)0x0C00)            /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler)  */
7297 #define  TIM_CCMR1_IC2PSC_0                  ((uint32_t)0x0400)            /*!<Bit 0 */
7298 #define  TIM_CCMR1_IC2PSC_1                  ((uint32_t)0x0800)            /*!<Bit 1 */
7299
7300 #define  TIM_CCMR1_IC2F                      ((uint32_t)0xF000)            /*!<IC2F[3:0] bits (Input Capture 2 Filter)       */
7301 #define  TIM_CCMR1_IC2F_0                    ((uint32_t)0x1000)            /*!<Bit 0 */
7302 #define  TIM_CCMR1_IC2F_1                    ((uint32_t)0x2000)            /*!<Bit 1 */
7303 #define  TIM_CCMR1_IC2F_2                    ((uint32_t)0x4000)            /*!<Bit 2 */
7304 #define  TIM_CCMR1_IC2F_3                    ((uint32_t)0x8000)            /*!<Bit 3 */
7305
7306 /******************  Bit definition for TIM_CCMR2 register  *******************/
7307 #define  TIM_CCMR2_CC3S                      ((uint32_t)0x0003)            /*!<CC3S[1:0] bits (Capture/Compare 3 Selection)  */
7308 #define  TIM_CCMR2_CC3S_0                    ((uint32_t)0x0001)            /*!<Bit 0 */
7309 #define  TIM_CCMR2_CC3S_1                    ((uint32_t)0x0002)            /*!<Bit 1 */
7310
7311 #define  TIM_CCMR2_OC3FE                     ((uint32_t)0x0004)            /*!<Output Compare 3 Fast enable           */
7312 #define  TIM_CCMR2_OC3PE                     ((uint32_t)0x0008)            /*!<Output Compare 3 Preload enable        */
7313
7314 #define  TIM_CCMR2_OC3M                      ((uint32_t)0x0070)            /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
7315 #define  TIM_CCMR2_OC3M_0                    ((uint32_t)0x0010)            /*!<Bit 0 */
7316 #define  TIM_CCMR2_OC3M_1                    ((uint32_t)0x0020)            /*!<Bit 1 */
7317 #define  TIM_CCMR2_OC3M_2                    ((uint32_t)0x0040)            /*!<Bit 2 */
7318
7319 #define  TIM_CCMR2_OC3CE                     ((uint32_t)0x0080)            /*!<Output Compare 3 Clear Enable */
7320
7321 #define  TIM_CCMR2_CC4S                      ((uint32_t)0x0300)            /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
7322 #define  TIM_CCMR2_CC4S_0                    ((uint32_t)0x0100)            /*!<Bit 0 */
7323 #define  TIM_CCMR2_CC4S_1                    ((uint32_t)0x0200)            /*!<Bit 1 */
7324
7325 #define  TIM_CCMR2_OC4FE                     ((uint32_t)0x0400)            /*!<Output Compare 4 Fast enable    */
7326 #define  TIM_CCMR2_OC4PE                     ((uint32_t)0x0800)            /*!<Output Compare 4 Preload enable */
7327
7328 #define  TIM_CCMR2_OC4M                      ((uint32_t)0x7000)            /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
7329 #define  TIM_CCMR2_OC4M_0                    ((uint32_t)0x1000)            /*!<Bit 0 */
7330 #define  TIM_CCMR2_OC4M_1                    ((uint32_t)0x2000)            /*!<Bit 1 */
7331 #define  TIM_CCMR2_OC4M_2                    ((uint32_t)0x4000)            /*!<Bit 2 */
7332
7333 #define  TIM_CCMR2_OC4CE                     ((uint32_t)0x8000)            /*!<Output Compare 4 Clear Enable */
7334
7335 /*----------------------------------------------------------------------------*/
7336
7337 #define  TIM_CCMR2_IC3PSC                    ((uint32_t)0x000C)            /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
7338 #define  TIM_CCMR2_IC3PSC_0                  ((uint32_t)0x0004)            /*!<Bit 0 */
7339 #define  TIM_CCMR2_IC3PSC_1                  ((uint32_t)0x0008)            /*!<Bit 1 */
7340
7341 #define  TIM_CCMR2_IC3F                      ((uint32_t)0x00F0)            /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
7342 #define  TIM_CCMR2_IC3F_0                    ((uint32_t)0x0010)            /*!<Bit 0 */
7343 #define  TIM_CCMR2_IC3F_1                    ((uint32_t)0x0020)            /*!<Bit 1 */
7344 #define  TIM_CCMR2_IC3F_2                    ((uint32_t)0x0040)            /*!<Bit 2 */
7345 #define  TIM_CCMR2_IC3F_3                    ((uint32_t)0x0080)            /*!<Bit 3 */
7346
7347 #define  TIM_CCMR2_IC4PSC                    ((uint32_t)0x0C00)            /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
7348 #define  TIM_CCMR2_IC4PSC_0                  ((uint32_t)0x0400)            /*!<Bit 0 */
7349 #define  TIM_CCMR2_IC4PSC_1                  ((uint32_t)0x0800)            /*!<Bit 1 */
7350
7351 #define  TIM_CCMR2_IC4F                      ((uint32_t)0xF000)            /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
7352 #define  TIM_CCMR2_IC4F_0                    ((uint32_t)0x1000)            /*!<Bit 0 */
7353 #define  TIM_CCMR2_IC4F_1                    ((uint32_t)0x2000)            /*!<Bit 1 */
7354 #define  TIM_CCMR2_IC4F_2                    ((uint32_t)0x4000)            /*!<Bit 2 */
7355 #define  TIM_CCMR2_IC4F_3                    ((uint32_t)0x8000)            /*!<Bit 3 */
7356
7357 /*******************  Bit definition for TIM_CCER register  *******************/
7358 #define  TIM_CCER_CC1E                       ((uint32_t)0x0001)            /*!<Capture/Compare 1 output enable                 */
7359 #define  TIM_CCER_CC1P                       ((uint32_t)0x0002)            /*!<Capture/Compare 1 output Polarity               */
7360 #define  TIM_CCER_CC1NE                      ((uint32_t)0x0004)            /*!<Capture/Compare 1 Complementary output enable   */
7361 #define  TIM_CCER_CC1NP                      ((uint32_t)0x0008)            /*!<Capture/Compare 1 Complementary output Polarity */
7362 #define  TIM_CCER_CC2E                       ((uint32_t)0x0010)            /*!<Capture/Compare 2 output enable                 */
7363 #define  TIM_CCER_CC2P                       ((uint32_t)0x0020)            /*!<Capture/Compare 2 output Polarity               */
7364 #define  TIM_CCER_CC2NE                      ((uint32_t)0x0040)            /*!<Capture/Compare 2 Complementary output enable   */
7365 #define  TIM_CCER_CC2NP                      ((uint32_t)0x0080)            /*!<Capture/Compare 2 Complementary output Polarity */
7366 #define  TIM_CCER_CC3E                       ((uint32_t)0x0100)            /*!<Capture/Compare 3 output enable                 */
7367 #define  TIM_CCER_CC3P                       ((uint32_t)0x0200)            /*!<Capture/Compare 3 output Polarity               */
7368 #define  TIM_CCER_CC3NE                      ((uint32_t)0x0400)            /*!<Capture/Compare 3 Complementary output enable   */
7369 #define  TIM_CCER_CC3NP                      ((uint32_t)0x0800)            /*!<Capture/Compare 3 Complementary output Polarity */
7370 #define  TIM_CCER_CC4E                       ((uint32_t)0x1000)            /*!<Capture/Compare 4 output enable                 */
7371 #define  TIM_CCER_CC4P                       ((uint32_t)0x2000)            /*!<Capture/Compare 4 output Polarity               */
7372 #define  TIM_CCER_CC4NP                      ((uint32_t)0x8000)            /*!<Capture/Compare 4 Complementary output Polarity */
7373
7374 /*******************  Bit definition for TIM_CNT register  ********************/
7375 #define  TIM_CNT_CNT                         ((uint32_t)0xFFFF)            /*!<Counter Value            */
7376
7377 /*******************  Bit definition for TIM_PSC register  ********************/
7378 #define  TIM_PSC_PSC                         ((uint32_t)0xFFFF)            /*!<Prescaler Value          */
7379
7380 /*******************  Bit definition for TIM_ARR register  ********************/
7381 #define  TIM_ARR_ARR                         ((uint32_t)0xFFFF)            /*!<actual auto-reload Value */
7382
7383 /*******************  Bit definition for TIM_RCR register  ********************/
7384 #define  TIM_RCR_REP                         ((uint32_t)0xFF)               /*!<Repetition Counter Value */
7385
7386 /*******************  Bit definition for TIM_CCR1 register  *******************/
7387 #define  TIM_CCR1_CCR1                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 1 Value  */
7388
7389 /*******************  Bit definition for TIM_CCR2 register  *******************/
7390 #define  TIM_CCR2_CCR2                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 2 Value  */
7391
7392 /*******************  Bit definition for TIM_CCR3 register  *******************/
7393 #define  TIM_CCR3_CCR3                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 3 Value  */
7394
7395 /*******************  Bit definition for TIM_CCR4 register  *******************/
7396 #define  TIM_CCR4_CCR4                       ((uint32_t)0xFFFF)            /*!<Capture/Compare 4 Value  */
7397
7398 /*******************  Bit definition for TIM_BDTR register  *******************/
7399 #define  TIM_BDTR_DTG                        ((uint32_t)0x00FF)            /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
7400 #define  TIM_BDTR_DTG_0                      ((uint32_t)0x0001)            /*!<Bit 0 */
7401 #define  TIM_BDTR_DTG_1                      ((uint32_t)0x0002)            /*!<Bit 1 */
7402 #define  TIM_BDTR_DTG_2                      ((uint32_t)0x0004)            /*!<Bit 2 */
7403 #define  TIM_BDTR_DTG_3                      ((uint32_t)0x0008)            /*!<Bit 3 */
7404 #define  TIM_BDTR_DTG_4                      ((uint32_t)0x0010)            /*!<Bit 4 */
7405 #define  TIM_BDTR_DTG_5                      ((uint32_t)0x0020)            /*!<Bit 5 */
7406 #define  TIM_BDTR_DTG_6                      ((uint32_t)0x0040)            /*!<Bit 6 */
7407 #define  TIM_BDTR_DTG_7                      ((uint32_t)0x0080)            /*!<Bit 7 */
7408
7409 #define  TIM_BDTR_LOCK                       ((uint32_t)0x0300)            /*!<LOCK[1:0] bits (Lock Configuration) */
7410 #define  TIM_BDTR_LOCK_0                     ((uint32_t)0x0100)            /*!<Bit 0 */
7411 #define  TIM_BDTR_LOCK_1                     ((uint32_t)0x0200)            /*!<Bit 1 */
7412
7413 #define  TIM_BDTR_OSSI                       ((uint32_t)0x0400)            /*!<Off-State Selection for Idle mode */
7414 #define  TIM_BDTR_OSSR                       ((uint32_t)0x0800)            /*!<Off-State Selection for Run mode  */
7415 #define  TIM_BDTR_BKE                        ((uint32_t)0x1000)            /*!<Break enable                      */
7416 #define  TIM_BDTR_BKP                        ((uint32_t)0x2000)            /*!<Break Polarity                    */
7417 #define  TIM_BDTR_AOE                        ((uint32_t)0x4000)            /*!<Automatic Output enable           */
7418 #define  TIM_BDTR_MOE                        ((uint32_t)0x8000)            /*!<Main Output enable                */
7419
7420 /*******************  Bit definition for TIM_DCR register  ********************/
7421 #define  TIM_DCR_DBA                         ((uint32_t)0x001F)            /*!<DBA[4:0] bits (DMA Base Address) */
7422 #define  TIM_DCR_DBA_0                       ((uint32_t)0x0001)            /*!<Bit 0 */
7423 #define  TIM_DCR_DBA_1                       ((uint32_t)0x0002)            /*!<Bit 1 */
7424 #define  TIM_DCR_DBA_2                       ((uint32_t)0x0004)            /*!<Bit 2 */
7425 #define  TIM_DCR_DBA_3                       ((uint32_t)0x0008)            /*!<Bit 3 */
7426 #define  TIM_DCR_DBA_4                       ((uint32_t)0x0010)            /*!<Bit 4 */
7427
7428 #define  TIM_DCR_DBL                         ((uint32_t)0x1F00)            /*!<DBL[4:0] bits (DMA Burst Length) */
7429 #define  TIM_DCR_DBL_0                       ((uint32_t)0x0100)            /*!<Bit 0 */
7430 #define  TIM_DCR_DBL_1                       ((uint32_t)0x0200)            /*!<Bit 1 */
7431 #define  TIM_DCR_DBL_2                       ((uint32_t)0x0400)            /*!<Bit 2 */
7432 #define  TIM_DCR_DBL_3                       ((uint32_t)0x0800)            /*!<Bit 3 */
7433 #define  TIM_DCR_DBL_4                       ((uint32_t)0x1000)            /*!<Bit 4 */
7434
7435 /*******************  Bit definition for TIM_DMAR register  *******************/
7436 #define  TIM_DMAR_DMAB                       ((uint32_t)0xFFFF)            /*!<DMA register for burst accesses                    */
7437
7438 /*******************  Bit definition for TIM_OR register  *********************/
7439 #define TIM_OR_TI4_RMP                       ((uint32_t)0x00C0)            /*!<TI4_RMP[1:0] bits (TIM5 Input 4 remap)             */
7440 #define TIM_OR_TI4_RMP_0                     ((uint32_t)0x0040)            /*!<Bit 0 */
7441 #define TIM_OR_TI4_RMP_1                     ((uint32_t)0x0080)            /*!<Bit 1 */
7442 #define TIM_OR_ITR1_RMP                      ((uint32_t)0x0C00)            /*!<ITR1_RMP[1:0] bits (TIM2 Internal trigger 1 remap) */
7443 #define TIM_OR_ITR1_RMP_0                    ((uint32_t)0x0400)            /*!<Bit 0 */
7444 #define TIM_OR_ITR1_RMP_1                    ((uint32_t)0x0800)            /*!<Bit 1 */
7445
7446
7447 /******************************************************************************/
7448 /*                                                                            */
7449 /*         Universal Synchronous Asynchronous Receiver Transmitter            */
7450 /*                                                                            */
7451 /******************************************************************************/
7452 /*******************  Bit definition for USART_SR register  *******************/
7453 #define  USART_SR_PE                         ((uint32_t)0x0001)            /*!<Parity Error                 */
7454 #define  USART_SR_FE                         ((uint32_t)0x0002)            /*!<Framing Error                */
7455 #define  USART_SR_NE                         ((uint32_t)0x0004)            /*!<Noise Error Flag             */
7456 #define  USART_SR_ORE                        ((uint32_t)0x0008)            /*!<OverRun Error                */
7457 #define  USART_SR_IDLE                       ((uint32_t)0x0010)            /*!<IDLE line detected           */
7458 #define  USART_SR_RXNE                       ((uint32_t)0x0020)            /*!<Read Data Register Not Empty */
7459 #define  USART_SR_TC                         ((uint32_t)0x0040)            /*!<Transmission Complete        */
7460 #define  USART_SR_TXE                        ((uint32_t)0x0080)            /*!<Transmit Data Register Empty */
7461 #define  USART_SR_LBD                        ((uint32_t)0x0100)            /*!<LIN Break Detection Flag     */
7462 #define  USART_SR_CTS                        ((uint32_t)0x0200)            /*!<CTS Flag                     */
7463
7464 /*******************  Bit definition for USART_DR register  *******************/
7465 #define  USART_DR_DR                         ((uint32_t)0x01FF)            /*!<Data value */
7466
7467 /******************  Bit definition for USART_BRR register  *******************/
7468 #define  USART_BRR_DIV_Fraction              ((uint32_t)0x000F)            /*!<Fraction of USARTDIV */
7469 #define  USART_BRR_DIV_Mantissa              ((uint32_t)0xFFF0)            /*!<Mantissa of USARTDIV */
7470
7471 /******************  Bit definition for USART_CR1 register  *******************/
7472 #define  USART_CR1_SBK                       ((uint32_t)0x0001)            /*!<Send Break                             */
7473 #define  USART_CR1_RWU                       ((uint32_t)0x0002)            /*!<Receiver wakeup                        */
7474 #define  USART_CR1_RE                        ((uint32_t)0x0004)            /*!<Receiver Enable                        */
7475 #define  USART_CR1_TE                        ((uint32_t)0x0008)            /*!<Transmitter Enable                     */
7476 #define  USART_CR1_IDLEIE                    ((uint32_t)0x0010)            /*!<IDLE Interrupt Enable                  */
7477 #define  USART_CR1_RXNEIE                    ((uint32_t)0x0020)            /*!<RXNE Interrupt Enable                  */
7478 #define  USART_CR1_TCIE                      ((uint32_t)0x0040)            /*!<Transmission Complete Interrupt Enable */
7479 #define  USART_CR1_TXEIE                     ((uint32_t)0x0080)            /*!<PE Interrupt Enable                    */
7480 #define  USART_CR1_PEIE                      ((uint32_t)0x0100)            /*!<PE Interrupt Enable                    */
7481 #define  USART_CR1_PS                        ((uint32_t)0x0200)            /*!<Parity Selection                       */
7482 #define  USART_CR1_PCE                       ((uint32_t)0x0400)            /*!<Parity Control Enable                  */
7483 #define  USART_CR1_WAKE                      ((uint32_t)0x0800)            /*!<Wakeup method                          */
7484 #define  USART_CR1_M                         ((uint32_t)0x1000)            /*!<Word length                            */
7485 #define  USART_CR1_UE                        ((uint32_t)0x2000)            /*!<USART Enable                           */
7486 #define  USART_CR1_OVER8                     ((uint32_t)0x8000)            /*!<USART Oversampling by 8 enable         */
7487
7488 /******************  Bit definition for USART_CR2 register  *******************/
7489 #define  USART_CR2_ADD                       ((uint32_t)0x000F)            /*!<Address of the USART node            */
7490 #define  USART_CR2_LBDL                      ((uint32_t)0x0020)            /*!<LIN Break Detection Length           */
7491 #define  USART_CR2_LBDIE                     ((uint32_t)0x0040)            /*!<LIN Break Detection Interrupt Enable */
7492 #define  USART_CR2_LBCL                      ((uint32_t)0x0100)            /*!<Last Bit Clock pulse                 */
7493 #define  USART_CR2_CPHA                      ((uint32_t)0x0200)            /*!<Clock Phase                          */
7494 #define  USART_CR2_CPOL                      ((uint32_t)0x0400)            /*!<Clock Polarity                       */
7495 #define  USART_CR2_CLKEN                     ((uint32_t)0x0800)            /*!<Clock Enable                         */
7496
7497 #define  USART_CR2_STOP                      ((uint32_t)0x3000)            /*!<STOP[1:0] bits (STOP bits) */
7498 #define  USART_CR2_STOP_0                    ((uint32_t)0x1000)            /*!<Bit 0 */
7499 #define  USART_CR2_STOP_1                    ((uint32_t)0x2000)            /*!<Bit 1 */
7500
7501 #define  USART_CR2_LINEN                     ((uint32_t)0x4000)            /*!<LIN mode enable */
7502
7503 /******************  Bit definition for USART_CR3 register  *******************/
7504 #define  USART_CR3_EIE                       ((uint32_t)0x0001)            /*!<Error Interrupt Enable      */
7505 #define  USART_CR3_IREN                      ((uint32_t)0x0002)            /*!<IrDA mode Enable            */
7506 #define  USART_CR3_IRLP                      ((uint32_t)0x0004)            /*!<IrDA Low-Power              */
7507 #define  USART_CR3_HDSEL                     ((uint32_t)0x0008)            /*!<Half-Duplex Selection       */
7508 #define  USART_CR3_NACK                      ((uint32_t)0x0010)            /*!<Smartcard NACK enable       */
7509 #define  USART_CR3_SCEN                      ((uint32_t)0x0020)            /*!<Smartcard mode enable       */
7510 #define  USART_CR3_DMAR                      ((uint32_t)0x0040)            /*!<DMA Enable Receiver         */
7511 #define  USART_CR3_DMAT                      ((uint32_t)0x0080)            /*!<DMA Enable Transmitter      */
7512 #define  USART_CR3_RTSE                      ((uint32_t)0x0100)            /*!<RTS Enable                  */
7513 #define  USART_CR3_CTSE                      ((uint32_t)0x0200)            /*!<CTS Enable                  */
7514 #define  USART_CR3_CTSIE                     ((uint32_t)0x0400)            /*!<CTS Interrupt Enable        */
7515 #define  USART_CR3_ONEBIT                    ((uint32_t)0x0800)            /*!<USART One bit method enable */
7516
7517 /******************  Bit definition for USART_GTPR register  ******************/
7518 #define  USART_GTPR_PSC                      ((uint32_t)0x00FF)            /*!<PSC[7:0] bits (Prescaler value) */
7519 #define  USART_GTPR_PSC_0                    ((uint32_t)0x0001)            /*!<Bit 0 */
7520 #define  USART_GTPR_PSC_1                    ((uint32_t)0x0002)            /*!<Bit 1 */
7521 #define  USART_GTPR_PSC_2                    ((uint32_t)0x0004)            /*!<Bit 2 */
7522 #define  USART_GTPR_PSC_3                    ((uint32_t)0x0008)            /*!<Bit 3 */
7523 #define  USART_GTPR_PSC_4                    ((uint32_t)0x0010)            /*!<Bit 4 */
7524 #define  USART_GTPR_PSC_5                    ((uint32_t)0x0020)            /*!<Bit 5 */
7525 #define  USART_GTPR_PSC_6                    ((uint32_t)0x0040)            /*!<Bit 6 */
7526 #define  USART_GTPR_PSC_7                    ((uint32_t)0x0080)            /*!<Bit 7 */
7527
7528 #define  USART_GTPR_GT                       ((uint32_t)0xFF00)            /*!<Guard time value */
7529
7530 /******************************************************************************/
7531 /*                                                                            */
7532 /*                            Window WATCHDOG                                 */
7533 /*                                                                            */
7534 /******************************************************************************/
7535 /*******************  Bit definition for WWDG_CR register  ********************/
7536 #define  WWDG_CR_T                           ((uint32_t)0x7F)               /*!<T[6:0] bits (7-Bit counter (MSB to LSB)) */
7537 #define  WWDG_CR_T0                          ((uint32_t)0x01)               /*!<Bit 0 */
7538 #define  WWDG_CR_T1                          ((uint32_t)0x02)               /*!<Bit 1 */
7539 #define  WWDG_CR_T2                          ((uint32_t)0x04)               /*!<Bit 2 */
7540 #define  WWDG_CR_T3                          ((uint32_t)0x08)               /*!<Bit 3 */
7541 #define  WWDG_CR_T4                          ((uint32_t)0x10)               /*!<Bit 4 */
7542 #define  WWDG_CR_T5                          ((uint32_t)0x20)               /*!<Bit 5 */
7543 #define  WWDG_CR_T6                          ((uint32_t)0x40)               /*!<Bit 6 */
7544
7545 #define  WWDG_CR_WDGA                        ((uint32_t)0x80)               /*!<Activation bit */
7546
7547 /*******************  Bit definition for WWDG_CFR register  *******************/
7548 #define  WWDG_CFR_W                          ((uint32_t)0x007F)            /*!<W[6:0] bits (7-bit window value) */
7549 #define  WWDG_CFR_W0                         ((uint32_t)0x0001)            /*!<Bit 0 */
7550 #define  WWDG_CFR_W1                         ((uint32_t)0x0002)            /*!<Bit 1 */
7551 #define  WWDG_CFR_W2                         ((uint32_t)0x0004)            /*!<Bit 2 */
7552 #define  WWDG_CFR_W3                         ((uint32_t)0x0008)            /*!<Bit 3 */
7553 #define  WWDG_CFR_W4                         ((uint32_t)0x0010)            /*!<Bit 4 */
7554 #define  WWDG_CFR_W5                         ((uint32_t)0x0020)            /*!<Bit 5 */
7555 #define  WWDG_CFR_W6                         ((uint32_t)0x0040)            /*!<Bit 6 */
7556
7557 #define  WWDG_CFR_WDGTB                      ((uint32_t)0x0180)            /*!<WDGTB[1:0] bits (Timer Base) */
7558 #define  WWDG_CFR_WDGTB0                     ((uint32_t)0x0080)            /*!<Bit 0 */
7559 #define  WWDG_CFR_WDGTB1                     ((uint32_t)0x0100)            /*!<Bit 1 */
7560
7561 #define  WWDG_CFR_EWI                        ((uint32_t)0x0200)            /*!<Early Wakeup Interrupt */
7562
7563 /*******************  Bit definition for WWDG_SR register  ********************/
7564 #define  WWDG_SR_EWIF                        ((uint32_t)0x01)               /*!<Early Wakeup Interrupt Flag */
7565
7566
7567 /******************************************************************************/
7568 /*                                                                            */
7569 /*                                DBG                                         */
7570 /*                                                                            */
7571 /******************************************************************************/
7572 /********************  Bit definition for DBGMCU_IDCODE register  *************/
7573 #define  DBGMCU_IDCODE_DEV_ID                ((uint32_t)0x00000FFF)
7574 #define  DBGMCU_IDCODE_REV_ID                ((uint32_t)0xFFFF0000)
7575
7576 /********************  Bit definition for DBGMCU_CR register  *****************/
7577 #define  DBGMCU_CR_DBG_SLEEP                 ((uint32_t)0x00000001)
7578 #define  DBGMCU_CR_DBG_STOP                  ((uint32_t)0x00000002)
7579 #define  DBGMCU_CR_DBG_STANDBY               ((uint32_t)0x00000004)
7580 #define  DBGMCU_CR_TRACE_IOEN                ((uint32_t)0x00000020)
7581
7582 #define  DBGMCU_CR_TRACE_MODE                ((uint32_t)0x000000C0)
7583 #define  DBGMCU_CR_TRACE_MODE_0              ((uint32_t)0x00000040)/*!<Bit 0 */
7584 #define  DBGMCU_CR_TRACE_MODE_1              ((uint32_t)0x00000080)/*!<Bit 1 */
7585
7586 /********************  Bit definition for DBGMCU_APB1_FZ register  ************/
7587 #define  DBGMCU_APB1_FZ_DBG_TIM2_STOP            ((uint32_t)0x00000001)
7588 #define  DBGMCU_APB1_FZ_DBG_TIM3_STOP            ((uint32_t)0x00000002)
7589 #define  DBGMCU_APB1_FZ_DBG_TIM4_STOP            ((uint32_t)0x00000004)
7590 #define  DBGMCU_APB1_FZ_DBG_TIM5_STOP            ((uint32_t)0x00000008)
7591 #define  DBGMCU_APB1_FZ_DBG_TIM6_STOP            ((uint32_t)0x00000010)
7592 #define  DBGMCU_APB1_FZ_DBG_TIM7_STOP            ((uint32_t)0x00000020)
7593 #define  DBGMCU_APB1_FZ_DBG_TIM12_STOP           ((uint32_t)0x00000040)
7594 #define  DBGMCU_APB1_FZ_DBG_TIM13_STOP           ((uint32_t)0x00000080)
7595 #define  DBGMCU_APB1_FZ_DBG_TIM14_STOP           ((uint32_t)0x00000100)
7596 #define  DBGMCU_APB1_FZ_DBG_RTC_STOP             ((uint32_t)0x00000400)
7597 #define  DBGMCU_APB1_FZ_DBG_WWDG_STOP            ((uint32_t)0x00000800)
7598 #define  DBGMCU_APB1_FZ_DBG_IWDG_STOP            ((uint32_t)0x00001000)
7599 #define  DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT   ((uint32_t)0x00200000)
7600 #define  DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT   ((uint32_t)0x00400000)
7601 #define  DBGMCU_APB1_FZ_DBG_I2C3_SMBUS_TIMEOUT   ((uint32_t)0x00800000)
7602 #define  DBGMCU_APB1_FZ_DBG_CAN1_STOP            ((uint32_t)0x02000000)
7603 #define  DBGMCU_APB1_FZ_DBG_CAN2_STOP            ((uint32_t)0x04000000)
7604 /* Old IWDGSTOP bit definition, maintained for legacy purpose */
7605 #define  DBGMCU_APB1_FZ_DBG_IWDEG_STOP           DBGMCU_APB1_FZ_DBG_IWDG_STOP
7606
7607 /********************  Bit definition for DBGMCU_APB2_FZ register  ************/
7608 #define  DBGMCU_APB2_FZ_DBG_TIM1_STOP        ((uint32_t)0x00000001)
7609 #define  DBGMCU_APB2_FZ_DBG_TIM8_STOP        ((uint32_t)0x00000002)
7610 #define  DBGMCU_APB2_FZ_DBG_TIM9_STOP        ((uint32_t)0x00010000)
7611 #define  DBGMCU_APB2_FZ_DBG_TIM10_STOP       ((uint32_t)0x00020000)
7612 #define  DBGMCU_APB2_FZ_DBG_TIM11_STOP       ((uint32_t)0x00040000)
7613
7614 /******************************************************************************/
7615 /*                                                                            */
7616 /*                Ethernet MAC Registers bits definitions                     */
7617 /*                                                                            */
7618 /******************************************************************************/
7619 /* Bit definition for Ethernet MAC Control Register register */
7620 #define ETH_MACCR_WD      ((uint32_t)0x00800000)  /* Watchdog disable */
7621 #define ETH_MACCR_JD      ((uint32_t)0x00400000)  /* Jabber disable */
7622 #define ETH_MACCR_IFG     ((uint32_t)0x000E0000)  /* Inter-frame gap */
7623 #define ETH_MACCR_IFG_96Bit     ((uint32_t)0x00000000)  /* Minimum IFG between frames during transmission is 96Bit */
7624   #define ETH_MACCR_IFG_88Bit     ((uint32_t)0x00020000)  /* Minimum IFG between frames during transmission is 88Bit */
7625   #define ETH_MACCR_IFG_80Bit     ((uint32_t)0x00040000)  /* Minimum IFG between frames during transmission is 80Bit */
7626   #define ETH_MACCR_IFG_72Bit     ((uint32_t)0x00060000)  /* Minimum IFG between frames during transmission is 72Bit */
7627   #define ETH_MACCR_IFG_64Bit     ((uint32_t)0x00080000)  /* Minimum IFG between frames during transmission is 64Bit */
7628   #define ETH_MACCR_IFG_56Bit     ((uint32_t)0x000A0000)  /* Minimum IFG between frames during transmission is 56Bit */
7629   #define ETH_MACCR_IFG_48Bit     ((uint32_t)0x000C0000)  /* Minimum IFG between frames during transmission is 48Bit */
7630   #define ETH_MACCR_IFG_40Bit     ((uint32_t)0x000E0000)  /* Minimum IFG between frames during transmission is 40Bit */
7631 #define ETH_MACCR_CSD     ((uint32_t)0x00010000)  /* Carrier sense disable (during transmission) */
7632 #define ETH_MACCR_FES     ((uint32_t)0x00004000)  /* Fast ethernet speed */
7633 #define ETH_MACCR_ROD     ((uint32_t)0x00002000)  /* Receive own disable */
7634 #define ETH_MACCR_LM      ((uint32_t)0x00001000)  /* loopback mode */
7635 #define ETH_MACCR_DM      ((uint32_t)0x00000800)  /* Duplex mode */
7636 #define ETH_MACCR_IPCO    ((uint32_t)0x00000400)  /* IP Checksum offload */
7637 #define ETH_MACCR_RD      ((uint32_t)0x00000200)  /* Retry disable */
7638 #define ETH_MACCR_APCS    ((uint32_t)0x00000080)  /* Automatic Pad/CRC stripping */
7639 #define ETH_MACCR_BL      ((uint32_t)0x00000060)  /* Back-off limit: random integer number (r) of slot time delays before rescheduling
7640                                                        a transmission attempt during retries after a collision: 0 =< r <2^k */
7641   #define ETH_MACCR_BL_10    ((uint32_t)0x00000000)  /* k = min (n, 10) */
7642   #define ETH_MACCR_BL_8     ((uint32_t)0x00000020)  /* k = min (n, 8) */
7643   #define ETH_MACCR_BL_4     ((uint32_t)0x00000040)  /* k = min (n, 4) */
7644   #define ETH_MACCR_BL_1     ((uint32_t)0x00000060)  /* k = min (n, 1) */
7645 #define ETH_MACCR_DC      ((uint32_t)0x00000010)  /* Defferal check */
7646 #define ETH_MACCR_TE      ((uint32_t)0x00000008)  /* Transmitter enable */
7647 #define ETH_MACCR_RE      ((uint32_t)0x00000004)  /* Receiver enable */
7648
7649 /* Bit definition for Ethernet MAC Frame Filter Register */
7650 #define ETH_MACFFR_RA     ((uint32_t)0x80000000)  /* Receive all */
7651 #define ETH_MACFFR_HPF    ((uint32_t)0x00000400)  /* Hash or perfect filter */
7652 #define ETH_MACFFR_SAF    ((uint32_t)0x00000200)  /* Source address filter enable */
7653 #define ETH_MACFFR_SAIF   ((uint32_t)0x00000100)  /* SA inverse filtering */
7654 #define ETH_MACFFR_PCF    ((uint32_t)0x000000C0)  /* Pass control frames: 3 cases */
7655   #define ETH_MACFFR_PCF_BlockAll                ((uint32_t)0x00000040)  /* MAC filters all control frames from reaching the application */
7656   #define ETH_MACFFR_PCF_ForwardAll              ((uint32_t)0x00000080)  /* MAC forwards all control frames to application even if they fail the Address Filter */
7657   #define ETH_MACFFR_PCF_ForwardPassedAddrFilter ((uint32_t)0x000000C0)  /* MAC forwards control frames that pass the Address Filter. */
7658 #define ETH_MACFFR_BFD    ((uint32_t)0x00000020)  /* Broadcast frame disable */
7659 #define ETH_MACFFR_PAM    ((uint32_t)0x00000010)  /* Pass all mutlicast */
7660 #define ETH_MACFFR_DAIF   ((uint32_t)0x00000008)  /* DA Inverse filtering */
7661 #define ETH_MACFFR_HM     ((uint32_t)0x00000004)  /* Hash multicast */
7662 #define ETH_MACFFR_HU     ((uint32_t)0x00000002)  /* Hash unicast */
7663 #define ETH_MACFFR_PM     ((uint32_t)0x00000001)  /* Promiscuous mode */
7664
7665 /* Bit definition for Ethernet MAC Hash Table High Register */
7666 #define ETH_MACHTHR_HTH   ((uint32_t)0xFFFFFFFF)  /* Hash table high */
7667
7668 /* Bit definition for Ethernet MAC Hash Table Low Register */
7669 #define ETH_MACHTLR_HTL   ((uint32_t)0xFFFFFFFF)  /* Hash table low */
7670
7671 /* Bit definition for Ethernet MAC MII Address Register */
7672 #define ETH_MACMIIAR_PA   ((uint32_t)0x0000F800)  /* Physical layer address */
7673 #define ETH_MACMIIAR_MR   ((uint32_t)0x000007C0)  /* MII register in the selected PHY */
7674 #define ETH_MACMIIAR_CR   ((uint32_t)0x0000001C)  /* CR clock range: 6 cases */
7675   #define ETH_MACMIIAR_CR_Div42   ((uint32_t)0x00000000)  /* HCLK:60-100 MHz; MDC clock= HCLK/42 */
7676   #define ETH_MACMIIAR_CR_Div62   ((uint32_t)0x00000004)  /* HCLK:100-150 MHz; MDC clock= HCLK/62 */
7677   #define ETH_MACMIIAR_CR_Div16   ((uint32_t)0x00000008)  /* HCLK:20-35 MHz; MDC clock= HCLK/16 */
7678   #define ETH_MACMIIAR_CR_Div26   ((uint32_t)0x0000000C)  /* HCLK:35-60 MHz; MDC clock= HCLK/26 */
7679   #define ETH_MACMIIAR_CR_Div102  ((uint32_t)0x00000010)  /* HCLK:150-168 MHz; MDC clock= HCLK/102 */
7680 #define ETH_MACMIIAR_MW   ((uint32_t)0x00000002)  /* MII write */
7681 #define ETH_MACMIIAR_MB   ((uint32_t)0x00000001)  /* MII busy */
7682
7683 /* Bit definition for Ethernet MAC MII Data Register */
7684 #define ETH_MACMIIDR_MD   ((uint32_t)0x0000FFFF)  /* MII data: read/write data from/to PHY */
7685
7686 /* Bit definition for Ethernet MAC Flow Control Register */
7687 #define ETH_MACFCR_PT     ((uint32_t)0xFFFF0000)  /* Pause time */
7688 #define ETH_MACFCR_ZQPD   ((uint32_t)0x00000080)  /* Zero-quanta pause disable */
7689 #define ETH_MACFCR_PLT    ((uint32_t)0x00000030)  /* Pause low threshold: 4 cases */
7690   #define ETH_MACFCR_PLT_Minus4   ((uint32_t)0x00000000)  /* Pause time minus 4 slot times */
7691   #define ETH_MACFCR_PLT_Minus28  ((uint32_t)0x00000010)  /* Pause time minus 28 slot times */
7692   #define ETH_MACFCR_PLT_Minus144 ((uint32_t)0x00000020)  /* Pause time minus 144 slot times */
7693   #define ETH_MACFCR_PLT_Minus256 ((uint32_t)0x00000030)  /* Pause time minus 256 slot times */
7694 #define ETH_MACFCR_UPFD   ((uint32_t)0x00000008)  /* Unicast pause frame detect */
7695 #define ETH_MACFCR_RFCE   ((uint32_t)0x00000004)  /* Receive flow control enable */
7696 #define ETH_MACFCR_TFCE   ((uint32_t)0x00000002)  /* Transmit flow control enable */
7697 #define ETH_MACFCR_FCBBPA ((uint32_t)0x00000001)  /* Flow control busy/backpressure activate */
7698
7699 /* Bit definition for Ethernet MAC VLAN Tag Register */
7700 #define ETH_MACVLANTR_VLANTC ((uint32_t)0x00010000)  /* 12-bit VLAN tag comparison */
7701 #define ETH_MACVLANTR_VLANTI ((uint32_t)0x0000FFFF)  /* VLAN tag identifier (for receive frames) */
7702
7703 /* Bit definition for Ethernet MAC Remote Wake-UpFrame Filter Register */
7704 #define ETH_MACRWUFFR_D   ((uint32_t)0xFFFFFFFF)  /* Wake-up frame filter register data */
7705 /* Eight sequential Writes to this address (offset 0x28) will write all Wake-UpFrame Filter Registers.
7706    Eight sequential Reads from this address (offset 0x28) will read all Wake-UpFrame Filter Registers. */
7707 /* Wake-UpFrame Filter Reg0 : Filter 0 Byte Mask
7708    Wake-UpFrame Filter Reg1 : Filter 1 Byte Mask
7709    Wake-UpFrame Filter Reg2 : Filter 2 Byte Mask
7710    Wake-UpFrame Filter Reg3 : Filter 3 Byte Mask
7711    Wake-UpFrame Filter Reg4 : RSVD - Filter3 Command - RSVD - Filter2 Command -
7712                               RSVD - Filter1 Command - RSVD - Filter0 Command
7713    Wake-UpFrame Filter Re5 : Filter3 Offset - Filter2 Offset - Filter1 Offset - Filter0 Offset
7714    Wake-UpFrame Filter Re6 : Filter1 CRC16 - Filter0 CRC16
7715    Wake-UpFrame Filter Re7 : Filter3 CRC16 - Filter2 CRC16 */
7716
7717 /* Bit definition for Ethernet MAC PMT Control and Status Register */
7718 #define ETH_MACPMTCSR_WFFRPR ((uint32_t)0x80000000)  /* Wake-Up Frame Filter Register Pointer Reset */
7719 #define ETH_MACPMTCSR_GU     ((uint32_t)0x00000200)  /* Global Unicast */
7720 #define ETH_MACPMTCSR_WFR    ((uint32_t)0x00000040)  /* Wake-Up Frame Received */
7721 #define ETH_MACPMTCSR_MPR    ((uint32_t)0x00000020)  /* Magic Packet Received */
7722 #define ETH_MACPMTCSR_WFE    ((uint32_t)0x00000004)  /* Wake-Up Frame Enable */
7723 #define ETH_MACPMTCSR_MPE    ((uint32_t)0x00000002)  /* Magic Packet Enable */
7724 #define ETH_MACPMTCSR_PD     ((uint32_t)0x00000001)  /* Power Down */
7725
7726 /* Bit definition for Ethernet MAC Status Register */
7727 #define ETH_MACSR_TSTS      ((uint32_t)0x00000200)  /* Time stamp trigger status */
7728 #define ETH_MACSR_MMCTS     ((uint32_t)0x00000040)  /* MMC transmit status */
7729 #define ETH_MACSR_MMMCRS    ((uint32_t)0x00000020)  /* MMC receive status */
7730 #define ETH_MACSR_MMCS      ((uint32_t)0x00000010)  /* MMC status */
7731 #define ETH_MACSR_PMTS      ((uint32_t)0x00000008)  /* PMT status */
7732
7733 /* Bit definition for Ethernet MAC Interrupt Mask Register */
7734 #define ETH_MACIMR_TSTIM     ((uint32_t)0x00000200)  /* Time stamp trigger interrupt mask */
7735 #define ETH_MACIMR_PMTIM     ((uint32_t)0x00000008)  /* PMT interrupt mask */
7736
7737 /* Bit definition for Ethernet MAC Address0 High Register */
7738 #define ETH_MACA0HR_MACA0H   ((uint32_t)0x0000FFFF)  /* MAC address0 high */
7739
7740 /* Bit definition for Ethernet MAC Address0 Low Register */
7741 #define ETH_MACA0LR_MACA0L   ((uint32_t)0xFFFFFFFF)  /* MAC address0 low */
7742
7743 /* Bit definition for Ethernet MAC Address1 High Register */
7744 #define ETH_MACA1HR_AE       ((uint32_t)0x80000000)  /* Address enable */
7745 #define ETH_MACA1HR_SA       ((uint32_t)0x40000000)  /* Source address */
7746 #define ETH_MACA1HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control: bits to mask for comparison of the MAC Address bytes */
7747   #define ETH_MACA1HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */
7748   #define ETH_MACA1HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */
7749   #define ETH_MACA1HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */
7750   #define ETH_MACA1HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */
7751   #define ETH_MACA1HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */
7752   #define ETH_MACA1HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [7:0] */
7753 #define ETH_MACA1HR_MACA1H   ((uint32_t)0x0000FFFF)  /* MAC address1 high */
7754
7755 /* Bit definition for Ethernet MAC Address1 Low Register */
7756 #define ETH_MACA1LR_MACA1L   ((uint32_t)0xFFFFFFFF)  /* MAC address1 low */
7757
7758 /* Bit definition for Ethernet MAC Address2 High Register */
7759 #define ETH_MACA2HR_AE       ((uint32_t)0x80000000)  /* Address enable */
7760 #define ETH_MACA2HR_SA       ((uint32_t)0x40000000)  /* Source address */
7761 #define ETH_MACA2HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control */
7762   #define ETH_MACA2HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */
7763   #define ETH_MACA2HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */
7764   #define ETH_MACA2HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */
7765   #define ETH_MACA2HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */
7766   #define ETH_MACA2HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */
7767   #define ETH_MACA2HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [70] */
7768 #define ETH_MACA2HR_MACA2H   ((uint32_t)0x0000FFFF)  /* MAC address1 high */
7769
7770 /* Bit definition for Ethernet MAC Address2 Low Register */
7771 #define ETH_MACA2LR_MACA2L   ((uint32_t)0xFFFFFFFF)  /* MAC address2 low */
7772
7773 /* Bit definition for Ethernet MAC Address3 High Register */
7774 #define ETH_MACA3HR_AE       ((uint32_t)0x80000000)  /* Address enable */
7775 #define ETH_MACA3HR_SA       ((uint32_t)0x40000000)  /* Source address */
7776 #define ETH_MACA3HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control */
7777   #define ETH_MACA3HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */
7778   #define ETH_MACA3HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */
7779   #define ETH_MACA3HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */
7780   #define ETH_MACA3HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */
7781   #define ETH_MACA3HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */
7782   #define ETH_MACA3HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [70] */
7783 #define ETH_MACA3HR_MACA3H   ((uint32_t)0x0000FFFF)  /* MAC address3 high */
7784
7785 /* Bit definition for Ethernet MAC Address3 Low Register */
7786 #define ETH_MACA3LR_MACA3L   ((uint32_t)0xFFFFFFFF)  /* MAC address3 low */
7787
7788 /******************************************************************************/
7789 /*                Ethernet MMC Registers bits definition                      */
7790 /******************************************************************************/
7791
7792 /* Bit definition for Ethernet MMC Contol Register */
7793 #define ETH_MMCCR_MCFHP      ((uint32_t)0x00000020)  /* MMC counter Full-Half preset */
7794 #define ETH_MMCCR_MCP        ((uint32_t)0x00000010)  /* MMC counter preset */
7795 #define ETH_MMCCR_MCF        ((uint32_t)0x00000008)  /* MMC Counter Freeze */
7796 #define ETH_MMCCR_ROR        ((uint32_t)0x00000004)  /* Reset on Read */
7797 #define ETH_MMCCR_CSR        ((uint32_t)0x00000002)  /* Counter Stop Rollover */
7798 #define ETH_MMCCR_CR         ((uint32_t)0x00000001)  /* Counters Reset */
7799
7800 /* Bit definition for Ethernet MMC Receive Interrupt Register */
7801 #define ETH_MMCRIR_RGUFS     ((uint32_t)0x00020000)  /* Set when Rx good unicast frames counter reaches half the maximum value */
7802 #define ETH_MMCRIR_RFAES     ((uint32_t)0x00000040)  /* Set when Rx alignment error counter reaches half the maximum value */
7803 #define ETH_MMCRIR_RFCES     ((uint32_t)0x00000020)  /* Set when Rx crc error counter reaches half the maximum value */
7804
7805 /* Bit definition for Ethernet MMC Transmit Interrupt Register */
7806 #define ETH_MMCTIR_TGFS      ((uint32_t)0x00200000)  /* Set when Tx good frame count counter reaches half the maximum value */
7807 #define ETH_MMCTIR_TGFMSCS   ((uint32_t)0x00008000)  /* Set when Tx good multi col counter reaches half the maximum value */
7808 #define ETH_MMCTIR_TGFSCS    ((uint32_t)0x00004000)  /* Set when Tx good single col counter reaches half the maximum value */
7809
7810 /* Bit definition for Ethernet MMC Receive Interrupt Mask Register */
7811 #define ETH_MMCRIMR_RGUFM    ((uint32_t)0x00020000)  /* Mask the interrupt when Rx good unicast frames counter reaches half the maximum value */
7812 #define ETH_MMCRIMR_RFAEM    ((uint32_t)0x00000040)  /* Mask the interrupt when when Rx alignment error counter reaches half the maximum value */
7813 #define ETH_MMCRIMR_RFCEM    ((uint32_t)0x00000020)  /* Mask the interrupt when Rx crc error counter reaches half the maximum value */
7814
7815 /* Bit definition for Ethernet MMC Transmit Interrupt Mask Register */
7816 #define ETH_MMCTIMR_TGFM     ((uint32_t)0x00200000)  /* Mask the interrupt when Tx good frame count counter reaches half the maximum value */
7817 #define ETH_MMCTIMR_TGFMSCM  ((uint32_t)0x00008000)  /* Mask the interrupt when Tx good multi col counter reaches half the maximum value */
7818 #define ETH_MMCTIMR_TGFSCM   ((uint32_t)0x00004000)  /* Mask the interrupt when Tx good single col counter reaches half the maximum value */
7819
7820 /* Bit definition for Ethernet MMC Transmitted Good Frames after Single Collision Counter Register */
7821 #define ETH_MMCTGFSCCR_TGFSCC     ((uint32_t)0xFFFFFFFF)  /* Number of successfully transmitted frames after a single collision in Half-duplex mode. */
7822
7823 /* Bit definition for Ethernet MMC Transmitted Good Frames after More than a Single Collision Counter Register */
7824 #define ETH_MMCTGFMSCCR_TGFMSCC   ((uint32_t)0xFFFFFFFF)  /* Number of successfully transmitted frames after more than a single collision in Half-duplex mode. */
7825
7826 /* Bit definition for Ethernet MMC Transmitted Good Frames Counter Register */
7827 #define ETH_MMCTGFCR_TGFC    ((uint32_t)0xFFFFFFFF)  /* Number of good frames transmitted. */
7828
7829 /* Bit definition for Ethernet MMC Received Frames with CRC Error Counter Register */
7830 #define ETH_MMCRFCECR_RFCEC  ((uint32_t)0xFFFFFFFF)  /* Number of frames received with CRC error. */
7831
7832 /* Bit definition for Ethernet MMC Received Frames with Alignement Error Counter Register */
7833 #define ETH_MMCRFAECR_RFAEC  ((uint32_t)0xFFFFFFFF)  /* Number of frames received with alignment (dribble) error */
7834
7835 /* Bit definition for Ethernet MMC Received Good Unicast Frames Counter Register */
7836 #define ETH_MMCRGUFCR_RGUFC  ((uint32_t)0xFFFFFFFF)  /* Number of good unicast frames received. */
7837
7838 /******************************************************************************/
7839 /*               Ethernet PTP Registers bits definition                       */
7840 /******************************************************************************/
7841
7842 /* Bit definition for Ethernet PTP Time Stamp Contol Register */
7843 #define ETH_PTPTSCR_TSCNT       ((uint32_t)0x00030000)  /* Time stamp clock node type */
7844 #define ETH_PTPTSSR_TSSMRME     ((uint32_t)0x00008000)  /* Time stamp snapshot for message relevant to master enable */
7845 #define ETH_PTPTSSR_TSSEME      ((uint32_t)0x00004000)  /* Time stamp snapshot for event message enable */
7846 #define ETH_PTPTSSR_TSSIPV4FE   ((uint32_t)0x00002000)  /* Time stamp snapshot for IPv4 frames enable */
7847 #define ETH_PTPTSSR_TSSIPV6FE   ((uint32_t)0x00001000)  /* Time stamp snapshot for IPv6 frames enable */
7848 #define ETH_PTPTSSR_TSSPTPOEFE  ((uint32_t)0x00000800)  /* Time stamp snapshot for PTP over ethernet frames enable */
7849 #define ETH_PTPTSSR_TSPTPPSV2E  ((uint32_t)0x00000400)  /* Time stamp PTP packet snooping for version2 format enable */
7850 #define ETH_PTPTSSR_TSSSR       ((uint32_t)0x00000200)  /* Time stamp Sub-seconds rollover */
7851 #define ETH_PTPTSSR_TSSARFE     ((uint32_t)0x00000100)  /* Time stamp snapshot for all received frames enable */
7852
7853 #define ETH_PTPTSCR_TSARU    ((uint32_t)0x00000020)  /* Addend register update */
7854 #define ETH_PTPTSCR_TSITE    ((uint32_t)0x00000010)  /* Time stamp interrupt trigger enable */
7855 #define ETH_PTPTSCR_TSSTU    ((uint32_t)0x00000008)  /* Time stamp update */
7856 #define ETH_PTPTSCR_TSSTI    ((uint32_t)0x00000004)  /* Time stamp initialize */
7857 #define ETH_PTPTSCR_TSFCU    ((uint32_t)0x00000002)  /* Time stamp fine or coarse update */
7858 #define ETH_PTPTSCR_TSE      ((uint32_t)0x00000001)  /* Time stamp enable */
7859
7860 /* Bit definition for Ethernet PTP Sub-Second Increment Register */
7861 #define ETH_PTPSSIR_STSSI    ((uint32_t)0x000000FF)  /* System time Sub-second increment value */
7862
7863 /* Bit definition for Ethernet PTP Time Stamp High Register */
7864 #define ETH_PTPTSHR_STS      ((uint32_t)0xFFFFFFFF)  /* System Time second */
7865
7866 /* Bit definition for Ethernet PTP Time Stamp Low Register */
7867 #define ETH_PTPTSLR_STPNS    ((uint32_t)0x80000000)  /* System Time Positive or negative time */
7868 #define ETH_PTPTSLR_STSS     ((uint32_t)0x7FFFFFFF)  /* System Time sub-seconds */
7869
7870 /* Bit definition for Ethernet PTP Time Stamp High Update Register */
7871 #define ETH_PTPTSHUR_TSUS    ((uint32_t)0xFFFFFFFF)  /* Time stamp update seconds */
7872
7873 /* Bit definition for Ethernet PTP Time Stamp Low Update Register */
7874 #define ETH_PTPTSLUR_TSUPNS  ((uint32_t)0x80000000)  /* Time stamp update Positive or negative time */
7875 #define ETH_PTPTSLUR_TSUSS   ((uint32_t)0x7FFFFFFF)  /* Time stamp update sub-seconds */
7876
7877 /* Bit definition for Ethernet PTP Time Stamp Addend Register */
7878 #define ETH_PTPTSAR_TSA      ((uint32_t)0xFFFFFFFF)  /* Time stamp addend */
7879
7880 /* Bit definition for Ethernet PTP Target Time High Register */
7881 #define ETH_PTPTTHR_TTSH     ((uint32_t)0xFFFFFFFF)  /* Target time stamp high */
7882
7883 /* Bit definition for Ethernet PTP Target Time Low Register */
7884 #define ETH_PTPTTLR_TTSL     ((uint32_t)0xFFFFFFFF)  /* Target time stamp low */
7885
7886 /* Bit definition for Ethernet PTP Time Stamp Status Register */
7887 #define ETH_PTPTSSR_TSTTR    ((uint32_t)0x00000020)  /* Time stamp target time reached */
7888 #define ETH_PTPTSSR_TSSO     ((uint32_t)0x00000010)  /* Time stamp seconds overflow */
7889
7890 /******************************************************************************/
7891 /*                 Ethernet DMA Registers bits definition                     */
7892 /******************************************************************************/
7893
7894 /* Bit definition for Ethernet DMA Bus Mode Register */
7895 #define ETH_DMABMR_AAB       ((uint32_t)0x02000000)  /* Address-Aligned beats */
7896 #define ETH_DMABMR_FPM        ((uint32_t)0x01000000)  /* 4xPBL mode */
7897 #define ETH_DMABMR_USP       ((uint32_t)0x00800000)  /* Use separate PBL */
7898 #define ETH_DMABMR_RDP       ((uint32_t)0x007E0000)  /* RxDMA PBL */
7899   #define ETH_DMABMR_RDP_1Beat    ((uint32_t)0x00020000)  /* maximum number of beats to be transferred in one RxDMA transaction is 1 */
7900   #define ETH_DMABMR_RDP_2Beat    ((uint32_t)0x00040000)  /* maximum number of beats to be transferred in one RxDMA transaction is 2 */
7901   #define ETH_DMABMR_RDP_4Beat    ((uint32_t)0x00080000)  /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
7902   #define ETH_DMABMR_RDP_8Beat    ((uint32_t)0x00100000)  /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
7903   #define ETH_DMABMR_RDP_16Beat   ((uint32_t)0x00200000)  /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
7904   #define ETH_DMABMR_RDP_32Beat   ((uint32_t)0x00400000)  /* maximum number of beats to be transferred in one RxDMA transaction is 32 */
7905   #define ETH_DMABMR_RDP_4xPBL_4Beat   ((uint32_t)0x01020000)  /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
7906   #define ETH_DMABMR_RDP_4xPBL_8Beat   ((uint32_t)0x01040000)  /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
7907   #define ETH_DMABMR_RDP_4xPBL_16Beat  ((uint32_t)0x01080000)  /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
7908   #define ETH_DMABMR_RDP_4xPBL_32Beat  ((uint32_t)0x01100000)  /* maximum number of beats to be transferred in one RxDMA transaction is 32 */
7909   #define ETH_DMABMR_RDP_4xPBL_64Beat  ((uint32_t)0x01200000)  /* maximum number of beats to be transferred in one RxDMA transaction is 64 */
7910   #define ETH_DMABMR_RDP_4xPBL_128Beat ((uint32_t)0x01400000)  /* maximum number of beats to be transferred in one RxDMA transaction is 128 */
7911 #define ETH_DMABMR_FB        ((uint32_t)0x00010000)  /* Fixed Burst */
7912 #define ETH_DMABMR_RTPR      ((uint32_t)0x0000C000)  /* Rx Tx priority ratio */
7913   #define ETH_DMABMR_RTPR_1_1     ((uint32_t)0x00000000)  /* Rx Tx priority ratio */
7914   #define ETH_DMABMR_RTPR_2_1     ((uint32_t)0x00004000)  /* Rx Tx priority ratio */
7915   #define ETH_DMABMR_RTPR_3_1     ((uint32_t)0x00008000)  /* Rx Tx priority ratio */
7916   #define ETH_DMABMR_RTPR_4_1     ((uint32_t)0x0000C000)  /* Rx Tx priority ratio */
7917 #define ETH_DMABMR_PBL    ((uint32_t)0x00003F00)  /* Programmable burst length */
7918   #define ETH_DMABMR_PBL_1Beat    ((uint32_t)0x00000100)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 1 */
7919   #define ETH_DMABMR_PBL_2Beat    ((uint32_t)0x00000200)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 2 */
7920   #define ETH_DMABMR_PBL_4Beat    ((uint32_t)0x00000400)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
7921   #define ETH_DMABMR_PBL_8Beat    ((uint32_t)0x00000800)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
7922   #define ETH_DMABMR_PBL_16Beat   ((uint32_t)0x00001000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
7923   #define ETH_DMABMR_PBL_32Beat   ((uint32_t)0x00002000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */
7924   #define ETH_DMABMR_PBL_4xPBL_4Beat   ((uint32_t)0x01000100)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
7925   #define ETH_DMABMR_PBL_4xPBL_8Beat   ((uint32_t)0x01000200)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
7926   #define ETH_DMABMR_PBL_4xPBL_16Beat  ((uint32_t)0x01000400)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
7927   #define ETH_DMABMR_PBL_4xPBL_32Beat  ((uint32_t)0x01000800)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */
7928   #define ETH_DMABMR_PBL_4xPBL_64Beat  ((uint32_t)0x01001000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 64 */
7929   #define ETH_DMABMR_PBL_4xPBL_128Beat ((uint32_t)0x01002000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 128 */
7930 #define ETH_DMABMR_EDE       ((uint32_t)0x00000080)  /* Enhanced Descriptor Enable */
7931 #define ETH_DMABMR_DSL       ((uint32_t)0x0000007C)  /* Descriptor Skip Length */
7932 #define ETH_DMABMR_DA        ((uint32_t)0x00000002)  /* DMA arbitration scheme */
7933 #define ETH_DMABMR_SR        ((uint32_t)0x00000001)  /* Software reset */
7934
7935 /* Bit definition for Ethernet DMA Transmit Poll Demand Register */
7936 #define ETH_DMATPDR_TPD      ((uint32_t)0xFFFFFFFF)  /* Transmit poll demand */
7937
7938 /* Bit definition for Ethernet DMA Receive Poll Demand Register */
7939 #define ETH_DMARPDR_RPD      ((uint32_t)0xFFFFFFFF)  /* Receive poll demand  */
7940
7941 /* Bit definition for Ethernet DMA Receive Descriptor List Address Register */
7942 #define ETH_DMARDLAR_SRL     ((uint32_t)0xFFFFFFFF)  /* Start of receive list */
7943
7944 /* Bit definition for Ethernet DMA Transmit Descriptor List Address Register */
7945 #define ETH_DMATDLAR_STL     ((uint32_t)0xFFFFFFFF)  /* Start of transmit list */
7946
7947 /* Bit definition for Ethernet DMA Status Register */
7948 #define ETH_DMASR_TSTS       ((uint32_t)0x20000000)  /* Time-stamp trigger status */
7949 #define ETH_DMASR_PMTS       ((uint32_t)0x10000000)  /* PMT status */
7950 #define ETH_DMASR_MMCS       ((uint32_t)0x08000000)  /* MMC status */
7951 #define ETH_DMASR_EBS        ((uint32_t)0x03800000)  /* Error bits status */
7952   /* combination with EBS[2:0] for GetFlagStatus function */
7953   #define ETH_DMASR_EBS_DescAccess      ((uint32_t)0x02000000)  /* Error bits 0-data buffer, 1-desc. access */
7954   #define ETH_DMASR_EBS_ReadTransf      ((uint32_t)0x01000000)  /* Error bits 0-write trnsf, 1-read transfr */
7955   #define ETH_DMASR_EBS_DataTransfTx    ((uint32_t)0x00800000)  /* Error bits 0-Rx DMA, 1-Tx DMA */
7956 #define ETH_DMASR_TPS         ((uint32_t)0x00700000)  /* Transmit process state */
7957   #define ETH_DMASR_TPS_Stopped         ((uint32_t)0x00000000)  /* Stopped - Reset or Stop Tx Command issued  */
7958   #define ETH_DMASR_TPS_Fetching        ((uint32_t)0x00100000)  /* Running - fetching the Tx descriptor */
7959   #define ETH_DMASR_TPS_Waiting         ((uint32_t)0x00200000)  /* Running - waiting for status */
7960   #define ETH_DMASR_TPS_Reading         ((uint32_t)0x00300000)  /* Running - reading the data from host memory */
7961   #define ETH_DMASR_TPS_Suspended       ((uint32_t)0x00600000)  /* Suspended - Tx Descriptor unavailabe */
7962   #define ETH_DMASR_TPS_Closing         ((uint32_t)0x00700000)  /* Running - closing Rx descriptor */
7963 #define ETH_DMASR_RPS         ((uint32_t)0x000E0000)  /* Receive process state */
7964   #define ETH_DMASR_RPS_Stopped         ((uint32_t)0x00000000)  /* Stopped - Reset or Stop Rx Command issued */
7965   #define ETH_DMASR_RPS_Fetching        ((uint32_t)0x00020000)  /* Running - fetching the Rx descriptor */
7966   #define ETH_DMASR_RPS_Waiting         ((uint32_t)0x00060000)  /* Running - waiting for packet */
7967   #define ETH_DMASR_RPS_Suspended       ((uint32_t)0x00080000)  /* Suspended - Rx Descriptor unavailable */
7968   #define ETH_DMASR_RPS_Closing         ((uint32_t)0x000A0000)  /* Running - closing descriptor */
7969   #define ETH_DMASR_RPS_Queuing         ((uint32_t)0x000E0000)  /* Running - queuing the recieve frame into host memory */
7970 #define ETH_DMASR_NIS        ((uint32_t)0x00010000)  /* Normal interrupt summary */
7971 #define ETH_DMASR_AIS        ((uint32_t)0x00008000)  /* Abnormal interrupt summary */
7972 #define ETH_DMASR_ERS        ((uint32_t)0x00004000)  /* Early receive status */
7973 #define ETH_DMASR_FBES       ((uint32_t)0x00002000)  /* Fatal bus error status */
7974 #define ETH_DMASR_ETS        ((uint32_t)0x00000400)  /* Early transmit status */
7975 #define ETH_DMASR_RWTS       ((uint32_t)0x00000200)  /* Receive watchdog timeout status */
7976 #define ETH_DMASR_RPSS       ((uint32_t)0x00000100)  /* Receive process stopped status */
7977 #define ETH_DMASR_RBUS       ((uint32_t)0x00000080)  /* Receive buffer unavailable status */
7978 #define ETH_DMASR_RS         ((uint32_t)0x00000040)  /* Receive status */
7979 #define ETH_DMASR_TUS        ((uint32_t)0x00000020)  /* Transmit underflow status */
7980 #define ETH_DMASR_ROS        ((uint32_t)0x00000010)  /* Receive overflow status */
7981 #define ETH_DMASR_TJTS       ((uint32_t)0x00000008)  /* Transmit jabber timeout status */
7982 #define ETH_DMASR_TBUS       ((uint32_t)0x00000004)  /* Transmit buffer unavailable status */
7983 #define ETH_DMASR_TPSS       ((uint32_t)0x00000002)  /* Transmit process stopped status */
7984 #define ETH_DMASR_TS         ((uint32_t)0x00000001)  /* Transmit status */
7985
7986 /* Bit definition for Ethernet DMA Operation Mode Register */
7987 #define ETH_DMAOMR_DTCEFD    ((uint32_t)0x04000000)  /* Disable Dropping of TCP/IP checksum error frames */
7988 #define ETH_DMAOMR_RSF       ((uint32_t)0x02000000)  /* Receive store and forward */
7989 #define ETH_DMAOMR_DFRF      ((uint32_t)0x01000000)  /* Disable flushing of received frames */
7990 #define ETH_DMAOMR_TSF       ((uint32_t)0x00200000)  /* Transmit store and forward */
7991 #define ETH_DMAOMR_FTF       ((uint32_t)0x00100000)  /* Flush transmit FIFO */
7992 #define ETH_DMAOMR_TTC       ((uint32_t)0x0001C000)  /* Transmit threshold control */
7993   #define ETH_DMAOMR_TTC_64Bytes       ((uint32_t)0x00000000)  /* threshold level of the MTL Transmit FIFO is 64 Bytes */
7994   #define ETH_DMAOMR_TTC_128Bytes      ((uint32_t)0x00004000)  /* threshold level of the MTL Transmit FIFO is 128 Bytes */
7995   #define ETH_DMAOMR_TTC_192Bytes      ((uint32_t)0x00008000)  /* threshold level of the MTL Transmit FIFO is 192 Bytes */
7996   #define ETH_DMAOMR_TTC_256Bytes      ((uint32_t)0x0000C000)  /* threshold level of the MTL Transmit FIFO is 256 Bytes */
7997   #define ETH_DMAOMR_TTC_40Bytes       ((uint32_t)0x00010000)  /* threshold level of the MTL Transmit FIFO is 40 Bytes */
7998   #define ETH_DMAOMR_TTC_32Bytes       ((uint32_t)0x00014000)  /* threshold level of the MTL Transmit FIFO is 32 Bytes */
7999   #define ETH_DMAOMR_TTC_24Bytes       ((uint32_t)0x00018000)  /* threshold level of the MTL Transmit FIFO is 24 Bytes */
8000   #define ETH_DMAOMR_TTC_16Bytes       ((uint32_t)0x0001C000)  /* threshold level of the MTL Transmit FIFO is 16 Bytes */
8001 #define ETH_DMAOMR_ST        ((uint32_t)0x00002000)  /* Start/stop transmission command */
8002 #define ETH_DMAOMR_FEF       ((uint32_t)0x00000080)  /* Forward error frames */
8003 #define ETH_DMAOMR_FUGF      ((uint32_t)0x00000040)  /* Forward undersized good frames */
8004 #define ETH_DMAOMR_RTC       ((uint32_t)0x00000018)  /* receive threshold control */
8005   #define ETH_DMAOMR_RTC_64Bytes       ((uint32_t)0x00000000)  /* threshold level of the MTL Receive FIFO is 64 Bytes */
8006   #define ETH_DMAOMR_RTC_32Bytes       ((uint32_t)0x00000008)  /* threshold level of the MTL Receive FIFO is 32 Bytes */
8007   #define ETH_DMAOMR_RTC_96Bytes       ((uint32_t)0x00000010)  /* threshold level of the MTL Receive FIFO is 96 Bytes */
8008   #define ETH_DMAOMR_RTC_128Bytes      ((uint32_t)0x00000018)  /* threshold level of the MTL Receive FIFO is 128 Bytes */
8009 #define ETH_DMAOMR_OSF       ((uint32_t)0x00000004)  /* operate on second frame */
8010 #define ETH_DMAOMR_SR        ((uint32_t)0x00000002)  /* Start/stop receive */
8011
8012 /* Bit definition for Ethernet DMA Interrupt Enable Register */
8013 #define ETH_DMAIER_NISE      ((uint32_t)0x00010000)  /* Normal interrupt summary enable */
8014 #define ETH_DMAIER_AISE      ((uint32_t)0x00008000)  /* Abnormal interrupt summary enable */
8015 #define ETH_DMAIER_ERIE      ((uint32_t)0x00004000)  /* Early receive interrupt enable */
8016 #define ETH_DMAIER_FBEIE     ((uint32_t)0x00002000)  /* Fatal bus error interrupt enable */
8017 #define ETH_DMAIER_ETIE      ((uint32_t)0x00000400)  /* Early transmit interrupt enable */
8018 #define ETH_DMAIER_RWTIE     ((uint32_t)0x00000200)  /* Receive watchdog timeout interrupt enable */
8019 #define ETH_DMAIER_RPSIE     ((uint32_t)0x00000100)  /* Receive process stopped interrupt enable */
8020 #define ETH_DMAIER_RBUIE     ((uint32_t)0x00000080)  /* Receive buffer unavailable interrupt enable */
8021 #define ETH_DMAIER_RIE       ((uint32_t)0x00000040)  /* Receive interrupt enable */
8022 #define ETH_DMAIER_TUIE      ((uint32_t)0x00000020)  /* Transmit Underflow interrupt enable */
8023 #define ETH_DMAIER_ROIE      ((uint32_t)0x00000010)  /* Receive Overflow interrupt enable */
8024 #define ETH_DMAIER_TJTIE     ((uint32_t)0x00000008)  /* Transmit jabber timeout interrupt enable */
8025 #define ETH_DMAIER_TBUIE     ((uint32_t)0x00000004)  /* Transmit buffer unavailable interrupt enable */
8026 #define ETH_DMAIER_TPSIE     ((uint32_t)0x00000002)  /* Transmit process stopped interrupt enable */
8027 #define ETH_DMAIER_TIE       ((uint32_t)0x00000001)  /* Transmit interrupt enable */
8028
8029 /* Bit definition for Ethernet DMA Missed Frame and Buffer Overflow Counter Register */
8030 #define ETH_DMAMFBOCR_OFOC   ((uint32_t)0x10000000)  /* Overflow bit for FIFO overflow counter */
8031 #define ETH_DMAMFBOCR_MFA    ((uint32_t)0x0FFE0000)  /* Number of frames missed by the application */
8032 #define ETH_DMAMFBOCR_OMFC   ((uint32_t)0x00010000)  /* Overflow bit for missed frame counter */
8033 #define ETH_DMAMFBOCR_MFC    ((uint32_t)0x0000FFFF)  /* Number of frames missed by the controller */
8034
8035 /* Bit definition for Ethernet DMA Current Host Transmit Descriptor Register */
8036 #define ETH_DMACHTDR_HTDAP   ((uint32_t)0xFFFFFFFF)  /* Host transmit descriptor address pointer */
8037
8038 /* Bit definition for Ethernet DMA Current Host Receive Descriptor Register */
8039 #define ETH_DMACHRDR_HRDAP   ((uint32_t)0xFFFFFFFF)  /* Host receive descriptor address pointer */
8040
8041 /* Bit definition for Ethernet DMA Current Host Transmit Buffer Address Register */
8042 #define ETH_DMACHTBAR_HTBAP  ((uint32_t)0xFFFFFFFF)  /* Host transmit buffer address pointer */
8043
8044 /* Bit definition for Ethernet DMA Current Host Receive Buffer Address Register */
8045 #define ETH_DMACHRBAR_HRBAP  ((uint32_t)0xFFFFFFFF)  /* Host receive buffer address pointer */
8046
8047 /******************************************************************************/
8048 /*                                                                            */
8049 /*                                       USB_OTG                                                */
8050 /*                                                                            */
8051 /******************************************************************************/
8052 /********************  Bit definition forUSB_OTG_GOTGCTL register  ********************/
8053 #define USB_OTG_GOTGCTL_SRQSCS                  ((uint32_t)0x00000001)            /*!< Session request success  */
8054 #define USB_OTG_GOTGCTL_SRQ                     ((uint32_t)0x00000002)            /*!< Session request          */
8055 #define USB_OTG_GOTGCTL_HNGSCS                  ((uint32_t)0x00000100)            /*!< Host negotiation success */
8056 #define USB_OTG_GOTGCTL_HNPRQ                   ((uint32_t)0x00000200)            /*!< HNP request              */
8057 #define USB_OTG_GOTGCTL_HSHNPEN                 ((uint32_t)0x00000400)            /*!< Host set HNP enable      */
8058 #define USB_OTG_GOTGCTL_DHNPEN                  ((uint32_t)0x00000800)            /*!< Device HNP enabled       */
8059 #define USB_OTG_GOTGCTL_CIDSTS                  ((uint32_t)0x00010000)            /*!< Connector ID status      */
8060 #define USB_OTG_GOTGCTL_DBCT                    ((uint32_t)0x00020000)            /*!< Long/short debounce time */
8061 #define USB_OTG_GOTGCTL_ASVLD                   ((uint32_t)0x00040000)            /*!< A-session valid          */
8062 #define USB_OTG_GOTGCTL_BSVLD                   ((uint32_t)0x00080000)            /*!< B-session valid          */
8063
8064 /********************  Bit definition forUSB_OTG_HCFG register  ********************/
8065
8066 #define USB_OTG_HCFG_FSLSPCS                 ((uint32_t)0x00000003)            /*!< FS/LS PHY clock select  */
8067 #define USB_OTG_HCFG_FSLSPCS_0               ((uint32_t)0x00000001)            /*!<Bit 0 */
8068 #define USB_OTG_HCFG_FSLSPCS_1               ((uint32_t)0x00000002)            /*!<Bit 1 */
8069 #define USB_OTG_HCFG_FSLSS                   ((uint32_t)0x00000004)            /*!< FS- and LS-only support */
8070
8071 /********************  Bit definition forUSB_OTG_DCFG register  ********************/
8072
8073 #define USB_OTG_DCFG_DSPD                    ((uint32_t)0x00000003)            /*!< Device speed */
8074 #define USB_OTG_DCFG_DSPD_0                  ((uint32_t)0x00000001)            /*!<Bit 0 */
8075 #define USB_OTG_DCFG_DSPD_1                  ((uint32_t)0x00000002)            /*!<Bit 1 */
8076 #define USB_OTG_DCFG_NZLSOHSK                ((uint32_t)0x00000004)            /*!< Nonzero-length status OUT handshake */
8077
8078 #define USB_OTG_DCFG_DAD                     ((uint32_t)0x000007F0)            /*!< Device address */
8079 #define USB_OTG_DCFG_DAD_0                   ((uint32_t)0x00000010)            /*!<Bit 0 */
8080 #define USB_OTG_DCFG_DAD_1                   ((uint32_t)0x00000020)            /*!<Bit 1 */
8081 #define USB_OTG_DCFG_DAD_2                   ((uint32_t)0x00000040)            /*!<Bit 2 */
8082 #define USB_OTG_DCFG_DAD_3                   ((uint32_t)0x00000080)            /*!<Bit 3 */
8083 #define USB_OTG_DCFG_DAD_4                   ((uint32_t)0x00000100)            /*!<Bit 4 */
8084 #define USB_OTG_DCFG_DAD_5                   ((uint32_t)0x00000200)            /*!<Bit 5 */
8085 #define USB_OTG_DCFG_DAD_6                   ((uint32_t)0x00000400)            /*!<Bit 6 */
8086
8087 #define USB_OTG_DCFG_PFIVL                   ((uint32_t)0x00001800)            /*!< Periodic (micro)frame interval */
8088 #define USB_OTG_DCFG_PFIVL_0                 ((uint32_t)0x00000800)            /*!<Bit 0 */
8089 #define USB_OTG_DCFG_PFIVL_1                 ((uint32_t)0x00001000)            /*!<Bit 1 */
8090
8091 #define USB_OTG_DCFG_PERSCHIVL               ((uint32_t)0x03000000)            /*!< Periodic scheduling interval */
8092 #define USB_OTG_DCFG_PERSCHIVL_0             ((uint32_t)0x01000000)            /*!<Bit 0 */
8093 #define USB_OTG_DCFG_PERSCHIVL_1             ((uint32_t)0x02000000)            /*!<Bit 1 */
8094
8095 /********************  Bit definition forUSB_OTG_PCGCR register  ********************/
8096 #define USB_OTG_PCGCR_STPPCLK                 ((uint32_t)0x00000001)            /*!< Stop PHY clock */
8097 #define USB_OTG_PCGCR_GATEHCLK                ((uint32_t)0x00000002)            /*!< Gate HCLK */
8098 #define USB_OTG_PCGCR_PHYSUSP                 ((uint32_t)0x00000010)            /*!< PHY suspended */
8099
8100 /********************  Bit definition forUSB_OTG_GOTGINT register  ********************/
8101 #define USB_OTG_GOTGINT_SEDET                   ((uint32_t)0x00000004)            /*!< Session end detected                   */
8102 #define USB_OTG_GOTGINT_SRSSCHG                 ((uint32_t)0x00000100)            /*!< Session request success status change  */
8103 #define USB_OTG_GOTGINT_HNSSCHG                 ((uint32_t)0x00000200)            /*!< Host negotiation success status change */
8104 #define USB_OTG_GOTGINT_HNGDET                  ((uint32_t)0x00020000)            /*!< Host negotiation detected              */
8105 #define USB_OTG_GOTGINT_ADTOCHG                 ((uint32_t)0x00040000)            /*!< A-device timeout change                */
8106 #define USB_OTG_GOTGINT_DBCDNE                  ((uint32_t)0x00080000)            /*!< Debounce done                          */
8107
8108 /********************  Bit definition forUSB_OTG_DCTL register  ********************/
8109 #define USB_OTG_DCTL_RWUSIG                  ((uint32_t)0x00000001)            /*!< Remote wakeup signaling */
8110 #define USB_OTG_DCTL_SDIS                    ((uint32_t)0x00000002)            /*!< Soft disconnect         */
8111 #define USB_OTG_DCTL_GINSTS                  ((uint32_t)0x00000004)            /*!< Global IN NAK status    */
8112 #define USB_OTG_DCTL_GONSTS                  ((uint32_t)0x00000008)            /*!< Global OUT NAK status   */
8113
8114 #define USB_OTG_DCTL_TCTL                    ((uint32_t)0x00000070)            /*!< Test control */
8115 #define USB_OTG_DCTL_TCTL_0                  ((uint32_t)0x00000010)            /*!<Bit 0 */
8116 #define USB_OTG_DCTL_TCTL_1                  ((uint32_t)0x00000020)            /*!<Bit 1 */
8117 #define USB_OTG_DCTL_TCTL_2                  ((uint32_t)0x00000040)            /*!<Bit 2 */
8118 #define USB_OTG_DCTL_SGINAK                  ((uint32_t)0x00000080)            /*!< Set global IN NAK         */
8119 #define USB_OTG_DCTL_CGINAK                  ((uint32_t)0x00000100)            /*!< Clear global IN NAK       */
8120 #define USB_OTG_DCTL_SGONAK                  ((uint32_t)0x00000200)            /*!< Set global OUT NAK        */
8121 #define USB_OTG_DCTL_CGONAK                  ((uint32_t)0x00000400)            /*!< Clear global OUT NAK      */
8122 #define USB_OTG_DCTL_POPRGDNE                ((uint32_t)0x00000800)            /*!< Power-on programming done */
8123
8124 /********************  Bit definition forUSB_OTG_HFIR register  ********************/
8125 #define USB_OTG_HFIR_FRIVL                   ((uint32_t)0x0000FFFF)            /*!< Frame interval */
8126
8127 /********************  Bit definition forUSB_OTG_HFNUM register  ********************/
8128 #define USB_OTG_HFNUM_FRNUM                   ((uint32_t)0x0000FFFF)            /*!< Frame number         */
8129 #define USB_OTG_HFNUM_FTREM                   ((uint32_t)0xFFFF0000)            /*!< Frame time remaining */
8130
8131 /********************  Bit definition forUSB_OTG_DSTS register  ********************/
8132 #define USB_OTG_DSTS_SUSPSTS                 ((uint32_t)0x00000001)            /*!< Suspend status   */
8133
8134 #define USB_OTG_DSTS_ENUMSPD                 ((uint32_t)0x00000006)            /*!< Enumerated speed */
8135 #define USB_OTG_DSTS_ENUMSPD_0               ((uint32_t)0x00000002)            /*!<Bit 0 */
8136 #define USB_OTG_DSTS_ENUMSPD_1               ((uint32_t)0x00000004)            /*!<Bit 1 */
8137 #define USB_OTG_DSTS_EERR                    ((uint32_t)0x00000008)            /*!< Erratic error     */
8138 #define USB_OTG_DSTS_FNSOF                   ((uint32_t)0x003FFF00)            /*!< Frame number of the received SOF */
8139
8140 /********************  Bit definition forUSB_OTG_GAHBCFG register  ********************/
8141 #define USB_OTG_GAHBCFG_GINT                    ((uint32_t)0x00000001)            /*!< Global interrupt mask */
8142
8143 #define USB_OTG_GAHBCFG_HBSTLEN                 ((uint32_t)0x0000001E)            /*!< Burst length/type */
8144 #define USB_OTG_GAHBCFG_HBSTLEN_0               ((uint32_t)0x00000002)            /*!<Bit 0 */
8145 #define USB_OTG_GAHBCFG_HBSTLEN_1               ((uint32_t)0x00000004)            /*!<Bit 1 */
8146 #define USB_OTG_GAHBCFG_HBSTLEN_2               ((uint32_t)0x00000008)            /*!<Bit 2 */
8147 #define USB_OTG_GAHBCFG_HBSTLEN_3               ((uint32_t)0x00000010)            /*!<Bit 3 */
8148 #define USB_OTG_GAHBCFG_DMAEN                   ((uint32_t)0x00000020)            /*!< DMA enable */
8149 #define USB_OTG_GAHBCFG_TXFELVL                 ((uint32_t)0x00000080)            /*!< TxFIFO empty level */
8150 #define USB_OTG_GAHBCFG_PTXFELVL                ((uint32_t)0x00000100)            /*!< Periodic TxFIFO empty level */
8151
8152 /********************  Bit definition forUSB_OTG_GUSBCFG register  ********************/
8153
8154 #define USB_OTG_GUSBCFG_TOCAL                   ((uint32_t)0x00000007)            /*!< FS timeout calibration */
8155 #define USB_OTG_GUSBCFG_TOCAL_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */
8156 #define USB_OTG_GUSBCFG_TOCAL_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */
8157 #define USB_OTG_GUSBCFG_TOCAL_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */
8158 #define USB_OTG_GUSBCFG_PHYSEL                  ((uint32_t)0x00000040)            /*!< USB 2.0 high-speed ULPI PHY or USB 1.1 full-speed serial transceiver select */
8159 #define USB_OTG_GUSBCFG_SRPCAP                  ((uint32_t)0x00000100)            /*!< SRP-capable */
8160 #define USB_OTG_GUSBCFG_HNPCAP                  ((uint32_t)0x00000200)            /*!< HNP-capable */
8161
8162 #define USB_OTG_GUSBCFG_TRDT                    ((uint32_t)0x00003C00)            /*!< USB turnaround time */
8163 #define USB_OTG_GUSBCFG_TRDT_0                  ((uint32_t)0x00000400)            /*!<Bit 0 */
8164 #define USB_OTG_GUSBCFG_TRDT_1                  ((uint32_t)0x00000800)            /*!<Bit 1 */
8165 #define USB_OTG_GUSBCFG_TRDT_2                  ((uint32_t)0x00001000)            /*!<Bit 2 */
8166 #define USB_OTG_GUSBCFG_TRDT_3                  ((uint32_t)0x00002000)            /*!<Bit 3 */
8167 #define USB_OTG_GUSBCFG_PHYLPCS                 ((uint32_t)0x00008000)            /*!< PHY Low-power clock select */
8168 #define USB_OTG_GUSBCFG_ULPIFSLS                ((uint32_t)0x00020000)            /*!< ULPI FS/LS select               */
8169 #define USB_OTG_GUSBCFG_ULPIAR                  ((uint32_t)0x00040000)            /*!< ULPI Auto-resume                */
8170 #define USB_OTG_GUSBCFG_ULPICSM                 ((uint32_t)0x00080000)            /*!< ULPI Clock SuspendM             */
8171 #define USB_OTG_GUSBCFG_ULPIEVBUSD              ((uint32_t)0x00100000)            /*!< ULPI External VBUS Drive        */
8172 #define USB_OTG_GUSBCFG_ULPIEVBUSI              ((uint32_t)0x00200000)            /*!< ULPI external VBUS indicator    */
8173 #define USB_OTG_GUSBCFG_TSDPS                   ((uint32_t)0x00400000)            /*!< TermSel DLine pulsing selection */
8174 #define USB_OTG_GUSBCFG_PCCI                    ((uint32_t)0x00800000)            /*!< Indicator complement            */
8175 #define USB_OTG_GUSBCFG_PTCI                    ((uint32_t)0x01000000)            /*!< Indicator pass through          */
8176 #define USB_OTG_GUSBCFG_ULPIIPD                 ((uint32_t)0x02000000)            /*!< ULPI interface protect disable  */
8177 #define USB_OTG_GUSBCFG_FHMOD                   ((uint32_t)0x20000000)            /*!< Forced host mode                */
8178 #define USB_OTG_GUSBCFG_FDMOD                   ((uint32_t)0x40000000)            /*!< Forced peripheral mode          */
8179 #define USB_OTG_GUSBCFG_CTXPKT                  ((uint32_t)0x80000000)            /*!< Corrupt Tx packet               */
8180
8181 /********************  Bit definition forUSB_OTG_GRSTCTL register  ********************/
8182 #define USB_OTG_GRSTCTL_CSRST                   ((uint32_t)0x00000001)            /*!< Core soft reset          */
8183 #define USB_OTG_GRSTCTL_HSRST                   ((uint32_t)0x00000002)            /*!< HCLK soft reset          */
8184 #define USB_OTG_GRSTCTL_FCRST                   ((uint32_t)0x00000004)            /*!< Host frame counter reset */
8185 #define USB_OTG_GRSTCTL_RXFFLSH                 ((uint32_t)0x00000010)            /*!< RxFIFO flush             */
8186 #define USB_OTG_GRSTCTL_TXFFLSH                 ((uint32_t)0x00000020)            /*!< TxFIFO flush             */
8187
8188 #define USB_OTG_GRSTCTL_TXFNUM                  ((uint32_t)0x000007C0)            /*!< TxFIFO number */
8189 #define USB_OTG_GRSTCTL_TXFNUM_0                ((uint32_t)0x00000040)            /*!<Bit 0 */
8190 #define USB_OTG_GRSTCTL_TXFNUM_1                ((uint32_t)0x00000080)            /*!<Bit 1 */
8191 #define USB_OTG_GRSTCTL_TXFNUM_2                ((uint32_t)0x00000100)            /*!<Bit 2 */
8192 #define USB_OTG_GRSTCTL_TXFNUM_3                ((uint32_t)0x00000200)            /*!<Bit 3 */
8193 #define USB_OTG_GRSTCTL_TXFNUM_4                ((uint32_t)0x00000400)            /*!<Bit 4 */
8194 #define USB_OTG_GRSTCTL_DMAREQ                  ((uint32_t)0x40000000)            /*!< DMA request signal */
8195 #define USB_OTG_GRSTCTL_AHBIDL                  ((uint32_t)0x80000000)            /*!< AHB master idle */
8196
8197 /********************  Bit definition forUSB_OTG_DIEPMSK register  ********************/
8198 #define USB_OTG_DIEPMSK_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask                 */
8199 #define USB_OTG_DIEPMSK_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask                  */
8200 #define USB_OTG_DIEPMSK_TOM                     ((uint32_t)0x00000008)            /*!< Timeout condition mask (nonisochronous endpoints) */
8201 #define USB_OTG_DIEPMSK_ITTXFEMSK               ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO empty mask          */
8202 #define USB_OTG_DIEPMSK_INEPNMM                 ((uint32_t)0x00000020)            /*!< IN token received with EP mismatch mask           */
8203 #define USB_OTG_DIEPMSK_INEPNEM                 ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective mask                    */
8204 #define USB_OTG_DIEPMSK_TXFURM                  ((uint32_t)0x00000100)            /*!< FIFO underrun mask                                */
8205 #define USB_OTG_DIEPMSK_BIM                     ((uint32_t)0x00000200)            /*!< BNA interrupt mask                                */
8206
8207 /********************  Bit definition forUSB_OTG_HPTXSTS register  ********************/
8208 #define USB_OTG_HPTXSTS_PTXFSAVL                ((uint32_t)0x0000FFFF)            /*!< Periodic transmit data FIFO space available     */
8209
8210 #define USB_OTG_HPTXSTS_PTXQSAV                 ((uint32_t)0x00FF0000)            /*!< Periodic transmit request queue space available */
8211 #define USB_OTG_HPTXSTS_PTXQSAV_0               ((uint32_t)0x00010000)            /*!<Bit 0 */
8212 #define USB_OTG_HPTXSTS_PTXQSAV_1               ((uint32_t)0x00020000)            /*!<Bit 1 */
8213 #define USB_OTG_HPTXSTS_PTXQSAV_2               ((uint32_t)0x00040000)            /*!<Bit 2 */
8214 #define USB_OTG_HPTXSTS_PTXQSAV_3               ((uint32_t)0x00080000)            /*!<Bit 3 */
8215 #define USB_OTG_HPTXSTS_PTXQSAV_4               ((uint32_t)0x00100000)            /*!<Bit 4 */
8216 #define USB_OTG_HPTXSTS_PTXQSAV_5               ((uint32_t)0x00200000)            /*!<Bit 5 */
8217 #define USB_OTG_HPTXSTS_PTXQSAV_6               ((uint32_t)0x00400000)            /*!<Bit 6 */
8218 #define USB_OTG_HPTXSTS_PTXQSAV_7               ((uint32_t)0x00800000)            /*!<Bit 7 */
8219
8220 #define USB_OTG_HPTXSTS_PTXQTOP                 ((uint32_t)0xFF000000)            /*!< Top of the periodic transmit request queue */
8221 #define USB_OTG_HPTXSTS_PTXQTOP_0               ((uint32_t)0x01000000)            /*!<Bit 0 */
8222 #define USB_OTG_HPTXSTS_PTXQTOP_1               ((uint32_t)0x02000000)            /*!<Bit 1 */
8223 #define USB_OTG_HPTXSTS_PTXQTOP_2               ((uint32_t)0x04000000)            /*!<Bit 2 */
8224 #define USB_OTG_HPTXSTS_PTXQTOP_3               ((uint32_t)0x08000000)            /*!<Bit 3 */
8225 #define USB_OTG_HPTXSTS_PTXQTOP_4               ((uint32_t)0x10000000)            /*!<Bit 4 */
8226 #define USB_OTG_HPTXSTS_PTXQTOP_5               ((uint32_t)0x20000000)            /*!<Bit 5 */
8227 #define USB_OTG_HPTXSTS_PTXQTOP_6               ((uint32_t)0x40000000)            /*!<Bit 6 */
8228 #define USB_OTG_HPTXSTS_PTXQTOP_7               ((uint32_t)0x80000000)            /*!<Bit 7 */
8229
8230 /********************  Bit definition forUSB_OTG_HAINT register  ********************/
8231 #define USB_OTG_HAINT_HAINT                   ((uint32_t)0x0000FFFF)            /*!< Channel interrupts */
8232
8233 /********************  Bit definition forUSB_OTG_DOEPMSK register  ********************/
8234 #define USB_OTG_DOEPMSK_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask */
8235 #define USB_OTG_DOEPMSK_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask               */
8236 #define USB_OTG_DOEPMSK_STUPM                   ((uint32_t)0x00000008)            /*!< SETUP phase done mask                          */
8237 #define USB_OTG_DOEPMSK_OTEPDM                  ((uint32_t)0x00000010)            /*!< OUT token received when endpoint disabled mask */
8238 #define USB_OTG_DOEPMSK_B2BSTUP                 ((uint32_t)0x00000040)            /*!< Back-to-back SETUP packets received mask       */
8239 #define USB_OTG_DOEPMSK_OPEM                    ((uint32_t)0x00000100)            /*!< OUT packet error mask                          */
8240 #define USB_OTG_DOEPMSK_BOIM                    ((uint32_t)0x00000200)            /*!< BNA interrupt mask                             */
8241
8242 /********************  Bit definition forUSB_OTG_GINTSTS register  ********************/
8243 #define USB_OTG_GINTSTS_CMOD                    ((uint32_t)0x00000001)            /*!< Current mode of operation           */
8244 #define USB_OTG_GINTSTS_MMIS                    ((uint32_t)0x00000002)            /*!< Mode mismatch interrupt             */
8245 #define USB_OTG_GINTSTS_OTGINT                  ((uint32_t)0x00000004)            /*!< OTG interrupt                       */
8246 #define USB_OTG_GINTSTS_SOF                     ((uint32_t)0x00000008)            /*!< Start of frame                      */
8247 #define USB_OTG_GINTSTS_RXFLVL                  ((uint32_t)0x00000010)            /*!< RxFIFO nonempty                     */
8248 #define USB_OTG_GINTSTS_NPTXFE                  ((uint32_t)0x00000020)            /*!< Nonperiodic TxFIFO empty            */
8249 #define USB_OTG_GINTSTS_GINAKEFF                ((uint32_t)0x00000040)            /*!< Global IN nonperiodic NAK effective */
8250 #define USB_OTG_GINTSTS_BOUTNAKEFF              ((uint32_t)0x00000080)            /*!< Global OUT NAK effective            */
8251 #define USB_OTG_GINTSTS_ESUSP                   ((uint32_t)0x00000400)            /*!< Early suspend                            */
8252 #define USB_OTG_GINTSTS_USBSUSP                 ((uint32_t)0x00000800)            /*!< USB suspend                              */
8253 #define USB_OTG_GINTSTS_USBRST                  ((uint32_t)0x00001000)            /*!< USB reset                                */
8254 #define USB_OTG_GINTSTS_ENUMDNE                 ((uint32_t)0x00002000)            /*!< Enumeration done                         */
8255 #define USB_OTG_GINTSTS_ISOODRP                 ((uint32_t)0x00004000)            /*!< Isochronous OUT packet dropped interrupt */
8256 #define USB_OTG_GINTSTS_EOPF                    ((uint32_t)0x00008000)            /*!< End of periodic frame interrupt          */
8257 #define USB_OTG_GINTSTS_IEPINT                  ((uint32_t)0x00040000)            /*!< IN endpoint interrupt                          */
8258 #define USB_OTG_GINTSTS_OEPINT                  ((uint32_t)0x00080000)            /*!< OUT endpoint interrupt                         */
8259 #define USB_OTG_GINTSTS_IISOIXFR                ((uint32_t)0x00100000)            /*!< Incomplete isochronous IN transfer             */
8260 #define USB_OTG_GINTSTS_PXFR_INCOMPISOOUT       ((uint32_t)0x00200000)            /*!< Incomplete periodic transfer                   */
8261 #define USB_OTG_GINTSTS_DATAFSUSP               ((uint32_t)0x00400000)            /*!< Data fetch suspended                           */
8262 #define USB_OTG_GINTSTS_HPRTINT                 ((uint32_t)0x01000000)            /*!< Host port interrupt                            */
8263 #define USB_OTG_GINTSTS_HCINT                   ((uint32_t)0x02000000)            /*!< Host channels interrupt                        */
8264 #define USB_OTG_GINTSTS_PTXFE                   ((uint32_t)0x04000000)            /*!< Periodic TxFIFO empty                          */
8265 #define USB_OTG_GINTSTS_CIDSCHG                 ((uint32_t)0x10000000)            /*!< Connector ID status change                     */
8266 #define USB_OTG_GINTSTS_DISCINT                 ((uint32_t)0x20000000)            /*!< Disconnect detected interrupt                  */
8267 #define USB_OTG_GINTSTS_SRQINT                  ((uint32_t)0x40000000)            /*!< Session request/new session detected interrupt */
8268 #define USB_OTG_GINTSTS_WKUINT                  ((uint32_t)0x80000000)            /*!< Resume/remote wakeup detected interrupt        */
8269
8270 /********************  Bit definition forUSB_OTG_GINTMSK register  ********************/
8271 #define USB_OTG_GINTMSK_MMISM                   ((uint32_t)0x00000002)            /*!< Mode mismatch interrupt mask                        */
8272 #define USB_OTG_GINTMSK_OTGINT                  ((uint32_t)0x00000004)            /*!< OTG interrupt mask                                  */
8273 #define USB_OTG_GINTMSK_SOFM                    ((uint32_t)0x00000008)            /*!< Start of frame mask                                 */
8274 #define USB_OTG_GINTMSK_RXFLVLM                 ((uint32_t)0x00000010)            /*!< Receive FIFO nonempty mask                          */
8275 #define USB_OTG_GINTMSK_NPTXFEM                 ((uint32_t)0x00000020)            /*!< Nonperiodic TxFIFO empty mask                       */
8276 #define USB_OTG_GINTMSK_GINAKEFFM               ((uint32_t)0x00000040)            /*!< Global nonperiodic IN NAK effective mask            */
8277 #define USB_OTG_GINTMSK_GONAKEFFM               ((uint32_t)0x00000080)            /*!< Global OUT NAK effective mask                       */
8278 #define USB_OTG_GINTMSK_ESUSPM                  ((uint32_t)0x00000400)            /*!< Early suspend mask                                  */
8279 #define USB_OTG_GINTMSK_USBSUSPM                ((uint32_t)0x00000800)            /*!< USB suspend mask                                    */
8280 #define USB_OTG_GINTMSK_USBRST                  ((uint32_t)0x00001000)            /*!< USB reset mask                                      */
8281 #define USB_OTG_GINTMSK_ENUMDNEM                ((uint32_t)0x00002000)            /*!< Enumeration done mask                               */
8282 #define USB_OTG_GINTMSK_ISOODRPM                ((uint32_t)0x00004000)            /*!< Isochronous OUT packet dropped interrupt mask       */
8283 #define USB_OTG_GINTMSK_EOPFM                   ((uint32_t)0x00008000)            /*!< End of periodic frame interrupt mask                */
8284 #define USB_OTG_GINTMSK_EPMISM                  ((uint32_t)0x00020000)            /*!< Endpoint mismatch interrupt mask                    */
8285 #define USB_OTG_GINTMSK_IEPINT                  ((uint32_t)0x00040000)            /*!< IN endpoints interrupt mask                         */
8286 #define USB_OTG_GINTMSK_OEPINT                  ((uint32_t)0x00080000)            /*!< OUT endpoints interrupt mask                        */
8287 #define USB_OTG_GINTMSK_IISOIXFRM               ((uint32_t)0x00100000)            /*!< Incomplete isochronous IN transfer mask             */
8288 #define USB_OTG_GINTMSK_PXFRM_IISOOXFRM         ((uint32_t)0x00200000)            /*!< Incomplete periodic transfer mask                   */
8289 #define USB_OTG_GINTMSK_FSUSPM                  ((uint32_t)0x00400000)            /*!< Data fetch suspended mask                           */
8290 #define USB_OTG_GINTMSK_PRTIM                   ((uint32_t)0x01000000)            /*!< Host port interrupt mask                            */
8291 #define USB_OTG_GINTMSK_HCIM                    ((uint32_t)0x02000000)            /*!< Host channels interrupt mask                        */
8292 #define USB_OTG_GINTMSK_PTXFEM                  ((uint32_t)0x04000000)            /*!< Periodic TxFIFO empty mask                          */
8293 #define USB_OTG_GINTMSK_CIDSCHGM                ((uint32_t)0x10000000)            /*!< Connector ID status change mask                     */
8294 #define USB_OTG_GINTMSK_DISCINT                 ((uint32_t)0x20000000)            /*!< Disconnect detected interrupt mask                  */
8295 #define USB_OTG_GINTMSK_SRQIM                   ((uint32_t)0x40000000)            /*!< Session request/new session detected interrupt mask */
8296 #define USB_OTG_GINTMSK_WUIM                    ((uint32_t)0x80000000)            /*!< Resume/remote wakeup detected interrupt mask        */
8297
8298 /********************  Bit definition forUSB_OTG_DAINT register  ********************/
8299 #define USB_OTG_DAINT_IEPINT                  ((uint32_t)0x0000FFFF)            /*!< IN endpoint interrupt bits  */
8300 #define USB_OTG_DAINT_OEPINT                  ((uint32_t)0xFFFF0000)            /*!< OUT endpoint interrupt bits */
8301
8302 /********************  Bit definition forUSB_OTG_HAINTMSK register  ********************/
8303 #define USB_OTG_HAINTMSK_HAINTM                  ((uint32_t)0x0000FFFF)            /*!< Channel interrupt mask */
8304
8305 /********************  Bit definition for USB_OTG_GRXSTSP register  ********************/
8306 #define USB_OTG_GRXSTSP_EPNUM                    ((uint32_t)0x0000000F)            /*!< IN EP interrupt mask bits  */
8307 #define USB_OTG_GRXSTSP_BCNT                     ((uint32_t)0x00007FF0)            /*!< OUT EP interrupt mask bits */
8308 #define USB_OTG_GRXSTSP_DPID                     ((uint32_t)0x00018000)            /*!< OUT EP interrupt mask bits */
8309 #define USB_OTG_GRXSTSP_PKTSTS                   ((uint32_t)0x001E0000)            /*!< OUT EP interrupt mask bits */
8310
8311 /********************  Bit definition forUSB_OTG_DAINTMSK register  ********************/
8312 #define USB_OTG_DAINTMSK_IEPM                    ((uint32_t)0x0000FFFF)            /*!< IN EP interrupt mask bits */
8313 #define USB_OTG_DAINTMSK_OEPM                    ((uint32_t)0xFFFF0000)            /*!< OUT EP interrupt mask bits */
8314
8315 /********************  Bit definition for OTG register  ********************/
8316
8317 #define USB_OTG_CHNUM                   ((uint32_t)0x0000000F)            /*!< Channel number */
8318 #define USB_OTG_CHNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */
8319 #define USB_OTG_CHNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */
8320 #define USB_OTG_CHNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */
8321 #define USB_OTG_CHNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */
8322 #define USB_OTG_BCNT                    ((uint32_t)0x00007FF0)            /*!< Byte count */
8323
8324 #define USB_OTG_DPID                    ((uint32_t)0x00018000)            /*!< Data PID */
8325 #define USB_OTG_DPID_0                  ((uint32_t)0x00008000)            /*!<Bit 0 */
8326 #define USB_OTG_DPID_1                  ((uint32_t)0x00010000)            /*!<Bit 1 */
8327
8328 #define USB_OTG_PKTSTS                  ((uint32_t)0x001E0000)            /*!< Packet status */
8329 #define USB_OTG_PKTSTS_0                ((uint32_t)0x00020000)            /*!<Bit 0 */
8330 #define USB_OTG_PKTSTS_1                ((uint32_t)0x00040000)            /*!<Bit 1 */
8331 #define USB_OTG_PKTSTS_2                ((uint32_t)0x00080000)            /*!<Bit 2 */
8332 #define USB_OTG_PKTSTS_3                ((uint32_t)0x00100000)            /*!<Bit 3 */
8333
8334 #define USB_OTG_EPNUM                   ((uint32_t)0x0000000F)            /*!< Endpoint number */
8335 #define USB_OTG_EPNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */
8336 #define USB_OTG_EPNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */
8337 #define USB_OTG_EPNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */
8338 #define USB_OTG_EPNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */
8339
8340 #define USB_OTG_FRMNUM                  ((uint32_t)0x01E00000)            /*!< Frame number */
8341 #define USB_OTG_FRMNUM_0                ((uint32_t)0x00200000)            /*!<Bit 0 */
8342 #define USB_OTG_FRMNUM_1                ((uint32_t)0x00400000)            /*!<Bit 1 */
8343 #define USB_OTG_FRMNUM_2                ((uint32_t)0x00800000)            /*!<Bit 2 */
8344 #define USB_OTG_FRMNUM_3                ((uint32_t)0x01000000)            /*!<Bit 3 */
8345
8346 /********************  Bit definition for OTG register  ********************/
8347
8348 #define USB_OTG_CHNUM                   ((uint32_t)0x0000000F)            /*!< Channel number */
8349 #define USB_OTG_CHNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */
8350 #define USB_OTG_CHNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */
8351 #define USB_OTG_CHNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */
8352 #define USB_OTG_CHNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */
8353 #define USB_OTG_BCNT                    ((uint32_t)0x00007FF0)            /*!< Byte count */
8354
8355 #define USB_OTG_DPID                    ((uint32_t)0x00018000)            /*!< Data PID */
8356 #define USB_OTG_DPID_0                  ((uint32_t)0x00008000)            /*!<Bit 0 */
8357 #define USB_OTG_DPID_1                  ((uint32_t)0x00010000)            /*!<Bit 1 */
8358
8359 #define USB_OTG_PKTSTS                  ((uint32_t)0x001E0000)            /*!< Packet status */
8360 #define USB_OTG_PKTSTS_0                ((uint32_t)0x00020000)            /*!<Bit 0 */
8361 #define USB_OTG_PKTSTS_1                ((uint32_t)0x00040000)            /*!<Bit 1 */
8362 #define USB_OTG_PKTSTS_2                ((uint32_t)0x00080000)            /*!<Bit 2 */
8363 #define USB_OTG_PKTSTS_3                ((uint32_t)0x00100000)            /*!<Bit 3 */
8364
8365 #define USB_OTG_EPNUM                   ((uint32_t)0x0000000F)            /*!< Endpoint number */
8366 #define USB_OTG_EPNUM_0                 ((uint32_t)0x00000001)            /*!<Bit 0 */
8367 #define USB_OTG_EPNUM_1                 ((uint32_t)0x00000002)            /*!<Bit 1 */
8368 #define USB_OTG_EPNUM_2                 ((uint32_t)0x00000004)            /*!<Bit 2 */
8369 #define USB_OTG_EPNUM_3                 ((uint32_t)0x00000008)            /*!<Bit 3 */
8370
8371 #define USB_OTG_FRMNUM                  ((uint32_t)0x01E00000)            /*!< Frame number */
8372 #define USB_OTG_FRMNUM_0                ((uint32_t)0x00200000)            /*!<Bit 0 */
8373 #define USB_OTG_FRMNUM_1                ((uint32_t)0x00400000)            /*!<Bit 1 */
8374 #define USB_OTG_FRMNUM_2                ((uint32_t)0x00800000)            /*!<Bit 2 */
8375 #define USB_OTG_FRMNUM_3                ((uint32_t)0x01000000)            /*!<Bit 3 */
8376
8377 /********************  Bit definition forUSB_OTG_GRXFSIZ register  ********************/
8378 #define USB_OTG_GRXFSIZ_RXFD            ((uint32_t)0x0000FFFF)            /*!< RxFIFO depth */
8379
8380 /********************  Bit definition forUSB_OTG_DVBUSDIS register  ********************/
8381 #define USB_OTG_DVBUSDIS_VBUSDT         ((uint32_t)0x0000FFFF)            /*!< Device VBUS discharge time */
8382
8383 /********************  Bit definition for OTG register  ********************/
8384 #define USB_OTG_NPTXFSA                 ((uint32_t)0x0000FFFF)            /*!< Nonperiodic transmit RAM start address */
8385 #define USB_OTG_NPTXFD                  ((uint32_t)0xFFFF0000)            /*!< Nonperiodic TxFIFO depth               */
8386 #define USB_OTG_TX0FSA                  ((uint32_t)0x0000FFFF)            /*!< Endpoint 0 transmit RAM start address  */
8387 #define USB_OTG_TX0FD                   ((uint32_t)0xFFFF0000)            /*!< Endpoint 0 TxFIFO depth                */
8388
8389 /********************  Bit definition forUSB_OTG_DVBUSPULSE register  ********************/
8390 #define USB_OTG_DVBUSPULSE_DVBUSP                  ((uint32_t)0x00000FFF)            /*!< Device VBUS pulsing time */
8391
8392 /********************  Bit definition forUSB_OTG_GNPTXSTS register  ********************/
8393 #define USB_OTG_GNPTXSTS_NPTXFSAV                ((uint32_t)0x0000FFFF)            /*!< Nonperiodic TxFIFO space available */
8394
8395 #define USB_OTG_GNPTXSTS_NPTQXSAV                ((uint32_t)0x00FF0000)            /*!< Nonperiodic transmit request queue space available */
8396 #define USB_OTG_GNPTXSTS_NPTQXSAV_0              ((uint32_t)0x00010000)            /*!<Bit 0 */
8397 #define USB_OTG_GNPTXSTS_NPTQXSAV_1              ((uint32_t)0x00020000)            /*!<Bit 1 */
8398 #define USB_OTG_GNPTXSTS_NPTQXSAV_2              ((uint32_t)0x00040000)            /*!<Bit 2 */
8399 #define USB_OTG_GNPTXSTS_NPTQXSAV_3              ((uint32_t)0x00080000)            /*!<Bit 3 */
8400 #define USB_OTG_GNPTXSTS_NPTQXSAV_4              ((uint32_t)0x00100000)            /*!<Bit 4 */
8401 #define USB_OTG_GNPTXSTS_NPTQXSAV_5              ((uint32_t)0x00200000)            /*!<Bit 5 */
8402 #define USB_OTG_GNPTXSTS_NPTQXSAV_6              ((uint32_t)0x00400000)            /*!<Bit 6 */
8403 #define USB_OTG_GNPTXSTS_NPTQXSAV_7              ((uint32_t)0x00800000)            /*!<Bit 7 */
8404
8405 #define USB_OTG_GNPTXSTS_NPTXQTOP                ((uint32_t)0x7F000000)            /*!< Top of the nonperiodic transmit request queue */
8406 #define USB_OTG_GNPTXSTS_NPTXQTOP_0              ((uint32_t)0x01000000)            /*!<Bit 0 */
8407 #define USB_OTG_GNPTXSTS_NPTXQTOP_1              ((uint32_t)0x02000000)            /*!<Bit 1 */
8408 #define USB_OTG_GNPTXSTS_NPTXQTOP_2              ((uint32_t)0x04000000)            /*!<Bit 2 */
8409 #define USB_OTG_GNPTXSTS_NPTXQTOP_3              ((uint32_t)0x08000000)            /*!<Bit 3 */
8410 #define USB_OTG_GNPTXSTS_NPTXQTOP_4              ((uint32_t)0x10000000)            /*!<Bit 4 */
8411 #define USB_OTG_GNPTXSTS_NPTXQTOP_5              ((uint32_t)0x20000000)            /*!<Bit 5 */
8412 #define USB_OTG_GNPTXSTS_NPTXQTOP_6              ((uint32_t)0x40000000)            /*!<Bit 6 */
8413
8414 /********************  Bit definition forUSB_OTG_DTHRCTL register  ********************/
8415 #define USB_OTG_DTHRCTL_NONISOTHREN             ((uint32_t)0x00000001)            /*!< Nonisochronous IN endpoints threshold enable */
8416 #define USB_OTG_DTHRCTL_ISOTHREN                ((uint32_t)0x00000002)            /*!< ISO IN endpoint threshold enable */
8417
8418 #define USB_OTG_DTHRCTL_TXTHRLEN                ((uint32_t)0x000007FC)            /*!< Transmit threshold length */
8419 #define USB_OTG_DTHRCTL_TXTHRLEN_0              ((uint32_t)0x00000004)            /*!<Bit 0 */
8420 #define USB_OTG_DTHRCTL_TXTHRLEN_1              ((uint32_t)0x00000008)            /*!<Bit 1 */
8421 #define USB_OTG_DTHRCTL_TXTHRLEN_2              ((uint32_t)0x00000010)            /*!<Bit 2 */
8422 #define USB_OTG_DTHRCTL_TXTHRLEN_3              ((uint32_t)0x00000020)            /*!<Bit 3 */
8423 #define USB_OTG_DTHRCTL_TXTHRLEN_4              ((uint32_t)0x00000040)            /*!<Bit 4 */
8424 #define USB_OTG_DTHRCTL_TXTHRLEN_5              ((uint32_t)0x00000080)            /*!<Bit 5 */
8425 #define USB_OTG_DTHRCTL_TXTHRLEN_6              ((uint32_t)0x00000100)            /*!<Bit 6 */
8426 #define USB_OTG_DTHRCTL_TXTHRLEN_7              ((uint32_t)0x00000200)            /*!<Bit 7 */
8427 #define USB_OTG_DTHRCTL_TXTHRLEN_8              ((uint32_t)0x00000400)            /*!<Bit 8 */
8428 #define USB_OTG_DTHRCTL_RXTHREN                 ((uint32_t)0x00010000)            /*!< Receive threshold enable */
8429
8430 #define USB_OTG_DTHRCTL_RXTHRLEN                ((uint32_t)0x03FE0000)            /*!< Receive threshold length */
8431 #define USB_OTG_DTHRCTL_RXTHRLEN_0              ((uint32_t)0x00020000)            /*!<Bit 0 */
8432 #define USB_OTG_DTHRCTL_RXTHRLEN_1              ((uint32_t)0x00040000)            /*!<Bit 1 */
8433 #define USB_OTG_DTHRCTL_RXTHRLEN_2              ((uint32_t)0x00080000)            /*!<Bit 2 */
8434 #define USB_OTG_DTHRCTL_RXTHRLEN_3              ((uint32_t)0x00100000)            /*!<Bit 3 */
8435 #define USB_OTG_DTHRCTL_RXTHRLEN_4              ((uint32_t)0x00200000)            /*!<Bit 4 */
8436 #define USB_OTG_DTHRCTL_RXTHRLEN_5              ((uint32_t)0x00400000)            /*!<Bit 5 */
8437 #define USB_OTG_DTHRCTL_RXTHRLEN_6              ((uint32_t)0x00800000)            /*!<Bit 6 */
8438 #define USB_OTG_DTHRCTL_RXTHRLEN_7              ((uint32_t)0x01000000)            /*!<Bit 7 */
8439 #define USB_OTG_DTHRCTL_RXTHRLEN_8              ((uint32_t)0x02000000)            /*!<Bit 8 */
8440 #define USB_OTG_DTHRCTL_ARPEN                   ((uint32_t)0x08000000)            /*!< Arbiter parking enable */
8441
8442 /********************  Bit definition forUSB_OTG_DIEPEMPMSK register  ********************/
8443 #define USB_OTG_DIEPEMPMSK_INEPTXFEM               ((uint32_t)0x0000FFFF)            /*!< IN EP Tx FIFO empty interrupt mask bits */
8444
8445 /********************  Bit definition forUSB_OTG_DEACHINT register  ********************/
8446 #define USB_OTG_DEACHINT_IEP1INT                 ((uint32_t)0x00000002)            /*!< IN endpoint 1interrupt bit   */
8447 #define USB_OTG_DEACHINT_OEP1INT                 ((uint32_t)0x00020000)            /*!< OUT endpoint 1 interrupt bit */
8448
8449 /********************  Bit definition forUSB_OTG_GCCFG register  ********************/
8450 #define USB_OTG_GCCFG_PWRDWN                  ((uint32_t)0x00010000)            /*!< Power down */
8451 #define USB_OTG_GCCFG_I2CPADEN                ((uint32_t)0x00020000)            /*!< Enable I2C bus connection for the external I2C PHY interface */
8452 #define USB_OTG_GCCFG_VBUSASEN                ((uint32_t)0x00040000)            /*!< Enable the VBUS sensing device                               */
8453 #define USB_OTG_GCCFG_VBUSBSEN                ((uint32_t)0x00080000)            /*!< Enable the VBUS sensing device                               */
8454 #define USB_OTG_GCCFG_SOFOUTEN                ((uint32_t)0x00100000)            /*!< SOF output enable                                            */
8455 #define USB_OTG_GCCFG_NOVBUSSENS              ((uint32_t)0x00200000)            /*!< VBUS sensing disable option                                  */
8456
8457 /********************  Bit definition forUSB_OTG_DEACHINTMSK register  ********************/
8458 #define USB_OTG_DEACHINTMSK_IEP1INTM                ((uint32_t)0x00000002)            /*!< IN Endpoint 1 interrupt mask bit  */
8459 #define USB_OTG_DEACHINTMSK_OEP1INTM                ((uint32_t)0x00020000)            /*!< OUT Endpoint 1 interrupt mask bit */
8460
8461 /********************  Bit definition forUSB_OTG_CID register  ********************/
8462 #define USB_OTG_CID_PRODUCT_ID              ((uint32_t)0xFFFFFFFF)            /*!< Product ID field */
8463
8464 /********************  Bit definition forUSB_OTG_DIEPEACHMSK1 register  ********************/
8465 #define USB_OTG_DIEPEACHMSK1_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask                 */
8466 #define USB_OTG_DIEPEACHMSK1_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask                  */
8467 #define USB_OTG_DIEPEACHMSK1_TOM                     ((uint32_t)0x00000008)            /*!< Timeout condition mask (nonisochronous endpoints) */
8468 #define USB_OTG_DIEPEACHMSK1_ITTXFEMSK               ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO empty mask          */
8469 #define USB_OTG_DIEPEACHMSK1_INEPNMM                 ((uint32_t)0x00000020)            /*!< IN token received with EP mismatch mask           */
8470 #define USB_OTG_DIEPEACHMSK1_INEPNEM                 ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective mask                    */
8471 #define USB_OTG_DIEPEACHMSK1_TXFURM                  ((uint32_t)0x00000100)            /*!< FIFO underrun mask */
8472 #define USB_OTG_DIEPEACHMSK1_BIM                     ((uint32_t)0x00000200)            /*!< BNA interrupt mask */
8473 #define USB_OTG_DIEPEACHMSK1_NAKM                    ((uint32_t)0x00002000)            /*!< NAK interrupt mask */
8474
8475 /********************  Bit definition forUSB_OTG_HPRT register  ********************/
8476 #define USB_OTG_HPRT_PCSTS                   ((uint32_t)0x00000001)            /*!< Port connect status        */
8477 #define USB_OTG_HPRT_PCDET                   ((uint32_t)0x00000002)            /*!< Port connect detected      */
8478 #define USB_OTG_HPRT_PENA                    ((uint32_t)0x00000004)            /*!< Port enable                */
8479 #define USB_OTG_HPRT_PENCHNG                 ((uint32_t)0x00000008)            /*!< Port enable/disable change */
8480 #define USB_OTG_HPRT_POCA                    ((uint32_t)0x00000010)            /*!< Port overcurrent active    */
8481 #define USB_OTG_HPRT_POCCHNG                 ((uint32_t)0x00000020)            /*!< Port overcurrent change    */
8482 #define USB_OTG_HPRT_PRES                    ((uint32_t)0x00000040)            /*!< Port resume   */
8483 #define USB_OTG_HPRT_PSUSP                   ((uint32_t)0x00000080)            /*!< Port suspend  */
8484 #define USB_OTG_HPRT_PRST                    ((uint32_t)0x00000100)            /*!< Port reset    */
8485
8486 #define USB_OTG_HPRT_PLSTS                   ((uint32_t)0x00000C00)            /*!< Port line status */
8487 #define USB_OTG_HPRT_PLSTS_0                 ((uint32_t)0x00000400)            /*!<Bit 0 */
8488 #define USB_OTG_HPRT_PLSTS_1                 ((uint32_t)0x00000800)            /*!<Bit 1 */
8489 #define USB_OTG_HPRT_PPWR                    ((uint32_t)0x00001000)            /*!< Port power */
8490
8491 #define USB_OTG_HPRT_PTCTL                   ((uint32_t)0x0001E000)            /*!< Port test control */
8492 #define USB_OTG_HPRT_PTCTL_0                 ((uint32_t)0x00002000)            /*!<Bit 0 */
8493 #define USB_OTG_HPRT_PTCTL_1                 ((uint32_t)0x00004000)            /*!<Bit 1 */
8494 #define USB_OTG_HPRT_PTCTL_2                 ((uint32_t)0x00008000)            /*!<Bit 2 */
8495 #define USB_OTG_HPRT_PTCTL_3                 ((uint32_t)0x00010000)            /*!<Bit 3 */
8496
8497 #define USB_OTG_HPRT_PSPD                    ((uint32_t)0x00060000)            /*!< Port speed */
8498 #define USB_OTG_HPRT_PSPD_0                  ((uint32_t)0x00020000)            /*!<Bit 0 */
8499 #define USB_OTG_HPRT_PSPD_1                  ((uint32_t)0x00040000)            /*!<Bit 1 */
8500
8501 /********************  Bit definition forUSB_OTG_DOEPEACHMSK1 register  ********************/
8502 #define USB_OTG_DOEPEACHMSK1_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed interrupt mask */
8503 #define USB_OTG_DOEPEACHMSK1_EPDM                    ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt mask */
8504 #define USB_OTG_DOEPEACHMSK1_TOM                     ((uint32_t)0x00000008)            /*!< Timeout condition mask */
8505 #define USB_OTG_DOEPEACHMSK1_ITTXFEMSK               ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO empty mask */
8506 #define USB_OTG_DOEPEACHMSK1_INEPNMM                 ((uint32_t)0x00000020)            /*!< IN token received with EP mismatch mask */
8507 #define USB_OTG_DOEPEACHMSK1_INEPNEM                 ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective mask */
8508 #define USB_OTG_DOEPEACHMSK1_TXFURM                  ((uint32_t)0x00000100)            /*!< OUT packet error mask */
8509 #define USB_OTG_DOEPEACHMSK1_BIM                     ((uint32_t)0x00000200)            /*!< BNA interrupt mask */
8510 #define USB_OTG_DOEPEACHMSK1_BERRM                   ((uint32_t)0x00001000)            /*!< Bubble error interrupt mask */
8511 #define USB_OTG_DOEPEACHMSK1_NAKM                    ((uint32_t)0x00002000)            /*!< NAK interrupt mask */
8512 #define USB_OTG_DOEPEACHMSK1_NYETM                   ((uint32_t)0x00004000)            /*!< NYET interrupt mask */
8513
8514 /********************  Bit definition forUSB_OTG_HPTXFSIZ register  ********************/
8515 #define USB_OTG_HPTXFSIZ_PTXSA                   ((uint32_t)0x0000FFFF)            /*!< Host periodic TxFIFO start address */
8516 #define USB_OTG_HPTXFSIZ_PTXFD                   ((uint32_t)0xFFFF0000)            /*!< Host periodic TxFIFO depth */
8517
8518 /********************  Bit definition forUSB_OTG_DIEPCTL register  ********************/
8519 #define USB_OTG_DIEPCTL_MPSIZ                   ((uint32_t)0x000007FF)            /*!< Maximum packet size */
8520 #define USB_OTG_DIEPCTL_USBAEP                  ((uint32_t)0x00008000)            /*!< USB active endpoint */
8521 #define USB_OTG_DIEPCTL_EONUM_DPID              ((uint32_t)0x00010000)            /*!< Even/odd frame */
8522 #define USB_OTG_DIEPCTL_NAKSTS                  ((uint32_t)0x00020000)            /*!< NAK status */
8523
8524 #define USB_OTG_DIEPCTL_EPTYP                   ((uint32_t)0x000C0000)            /*!< Endpoint type */
8525 #define USB_OTG_DIEPCTL_EPTYP_0                 ((uint32_t)0x00040000)            /*!<Bit 0 */
8526 #define USB_OTG_DIEPCTL_EPTYP_1                 ((uint32_t)0x00080000)            /*!<Bit 1 */
8527 #define USB_OTG_DIEPCTL_STALL                   ((uint32_t)0x00200000)            /*!< STALL handshake */
8528
8529 #define USB_OTG_DIEPCTL_TXFNUM                  ((uint32_t)0x03C00000)            /*!< TxFIFO number */
8530 #define USB_OTG_DIEPCTL_TXFNUM_0                ((uint32_t)0x00400000)            /*!<Bit 0 */
8531 #define USB_OTG_DIEPCTL_TXFNUM_1                ((uint32_t)0x00800000)            /*!<Bit 1 */
8532 #define USB_OTG_DIEPCTL_TXFNUM_2                ((uint32_t)0x01000000)            /*!<Bit 2 */
8533 #define USB_OTG_DIEPCTL_TXFNUM_3                ((uint32_t)0x02000000)            /*!<Bit 3 */
8534 #define USB_OTG_DIEPCTL_CNAK                    ((uint32_t)0x04000000)            /*!< Clear NAK */
8535 #define USB_OTG_DIEPCTL_SNAK                    ((uint32_t)0x08000000)            /*!< Set NAK */
8536 #define USB_OTG_DIEPCTL_SD0PID_SEVNFRM          ((uint32_t)0x10000000)            /*!< Set DATA0 PID */
8537 #define USB_OTG_DIEPCTL_SODDFRM                 ((uint32_t)0x20000000)            /*!< Set odd frame */
8538 #define USB_OTG_DIEPCTL_EPDIS                   ((uint32_t)0x40000000)            /*!< Endpoint disable */
8539 #define USB_OTG_DIEPCTL_EPENA                   ((uint32_t)0x80000000)            /*!< Endpoint enable */
8540
8541 /********************  Bit definition forUSB_OTG_HCCHAR register  ********************/
8542 #define USB_OTG_HCCHAR_MPSIZ                   ((uint32_t)0x000007FF)            /*!< Maximum packet size */
8543
8544 #define USB_OTG_HCCHAR_EPNUM                   ((uint32_t)0x00007800)            /*!< Endpoint number */
8545 #define USB_OTG_HCCHAR_EPNUM_0                 ((uint32_t)0x00000800)            /*!<Bit 0 */
8546 #define USB_OTG_HCCHAR_EPNUM_1                 ((uint32_t)0x00001000)            /*!<Bit 1 */
8547 #define USB_OTG_HCCHAR_EPNUM_2                 ((uint32_t)0x00002000)            /*!<Bit 2 */
8548 #define USB_OTG_HCCHAR_EPNUM_3                 ((uint32_t)0x00004000)            /*!<Bit 3 */
8549 #define USB_OTG_HCCHAR_EPDIR                   ((uint32_t)0x00008000)            /*!< Endpoint direction */
8550 #define USB_OTG_HCCHAR_LSDEV                   ((uint32_t)0x00020000)            /*!< Low-speed device */
8551
8552 #define USB_OTG_HCCHAR_EPTYP                   ((uint32_t)0x000C0000)            /*!< Endpoint type */
8553 #define USB_OTG_HCCHAR_EPTYP_0                 ((uint32_t)0x00040000)            /*!<Bit 0 */
8554 #define USB_OTG_HCCHAR_EPTYP_1                 ((uint32_t)0x00080000)            /*!<Bit 1 */
8555
8556 #define USB_OTG_HCCHAR_MC                      ((uint32_t)0x00300000)            /*!< Multi Count (MC) / Error Count (EC) */
8557 #define USB_OTG_HCCHAR_MC_0                    ((uint32_t)0x00100000)            /*!<Bit 0 */
8558 #define USB_OTG_HCCHAR_MC_1                    ((uint32_t)0x00200000)            /*!<Bit 1 */
8559
8560 #define USB_OTG_HCCHAR_DAD                     ((uint32_t)0x1FC00000)            /*!< Device address */
8561 #define USB_OTG_HCCHAR_DAD_0                   ((uint32_t)0x00400000)            /*!<Bit 0 */
8562 #define USB_OTG_HCCHAR_DAD_1                   ((uint32_t)0x00800000)            /*!<Bit 1 */
8563 #define USB_OTG_HCCHAR_DAD_2                   ((uint32_t)0x01000000)            /*!<Bit 2 */
8564 #define USB_OTG_HCCHAR_DAD_3                   ((uint32_t)0x02000000)            /*!<Bit 3 */
8565 #define USB_OTG_HCCHAR_DAD_4                   ((uint32_t)0x04000000)            /*!<Bit 4 */
8566 #define USB_OTG_HCCHAR_DAD_5                   ((uint32_t)0x08000000)            /*!<Bit 5 */
8567 #define USB_OTG_HCCHAR_DAD_6                   ((uint32_t)0x10000000)            /*!<Bit 6 */
8568 #define USB_OTG_HCCHAR_ODDFRM                  ((uint32_t)0x20000000)            /*!< Odd frame */
8569 #define USB_OTG_HCCHAR_CHDIS                   ((uint32_t)0x40000000)            /*!< Channel disable */
8570 #define USB_OTG_HCCHAR_CHENA                   ((uint32_t)0x80000000)            /*!< Channel enable */
8571
8572 /********************  Bit definition forUSB_OTG_HCSPLT register  ********************/
8573
8574 #define USB_OTG_HCSPLT_PRTADDR                 ((uint32_t)0x0000007F)            /*!< Port address */
8575 #define USB_OTG_HCSPLT_PRTADDR_0               ((uint32_t)0x00000001)            /*!<Bit 0 */
8576 #define USB_OTG_HCSPLT_PRTADDR_1               ((uint32_t)0x00000002)            /*!<Bit 1 */
8577 #define USB_OTG_HCSPLT_PRTADDR_2               ((uint32_t)0x00000004)            /*!<Bit 2 */
8578 #define USB_OTG_HCSPLT_PRTADDR_3               ((uint32_t)0x00000008)            /*!<Bit 3 */
8579 #define USB_OTG_HCSPLT_PRTADDR_4               ((uint32_t)0x00000010)            /*!<Bit 4 */
8580 #define USB_OTG_HCSPLT_PRTADDR_5               ((uint32_t)0x00000020)            /*!<Bit 5 */
8581 #define USB_OTG_HCSPLT_PRTADDR_6               ((uint32_t)0x00000040)            /*!<Bit 6 */
8582
8583 #define USB_OTG_HCSPLT_HUBADDR                 ((uint32_t)0x00003F80)            /*!< Hub address */
8584 #define USB_OTG_HCSPLT_HUBADDR_0               ((uint32_t)0x00000080)            /*!<Bit 0 */
8585 #define USB_OTG_HCSPLT_HUBADDR_1               ((uint32_t)0x00000100)            /*!<Bit 1 */
8586 #define USB_OTG_HCSPLT_HUBADDR_2               ((uint32_t)0x00000200)            /*!<Bit 2 */
8587 #define USB_OTG_HCSPLT_HUBADDR_3               ((uint32_t)0x00000400)            /*!<Bit 3 */
8588 #define USB_OTG_HCSPLT_HUBADDR_4               ((uint32_t)0x00000800)            /*!<Bit 4 */
8589 #define USB_OTG_HCSPLT_HUBADDR_5               ((uint32_t)0x00001000)            /*!<Bit 5 */
8590 #define USB_OTG_HCSPLT_HUBADDR_6               ((uint32_t)0x00002000)            /*!<Bit 6 */
8591
8592 #define USB_OTG_HCSPLT_XACTPOS                 ((uint32_t)0x0000C000)            /*!< XACTPOS */
8593 #define USB_OTG_HCSPLT_XACTPOS_0               ((uint32_t)0x00004000)            /*!<Bit 0 */
8594 #define USB_OTG_HCSPLT_XACTPOS_1               ((uint32_t)0x00008000)            /*!<Bit 1 */
8595 #define USB_OTG_HCSPLT_COMPLSPLT               ((uint32_t)0x00010000)            /*!< Do complete split */
8596 #define USB_OTG_HCSPLT_SPLITEN                 ((uint32_t)0x80000000)            /*!< Split enable */
8597
8598 /********************  Bit definition forUSB_OTG_HCINT register  ********************/
8599 #define USB_OTG_HCINT_XFRC                    ((uint32_t)0x00000001)            /*!< Transfer completed */
8600 #define USB_OTG_HCINT_CHH                     ((uint32_t)0x00000002)            /*!< Channel halted */
8601 #define USB_OTG_HCINT_AHBERR                  ((uint32_t)0x00000004)            /*!< AHB error */
8602 #define USB_OTG_HCINT_STALL                   ((uint32_t)0x00000008)            /*!< STALL response received interrupt */
8603 #define USB_OTG_HCINT_NAK                     ((uint32_t)0x00000010)            /*!< NAK response received interrupt */
8604 #define USB_OTG_HCINT_ACK                     ((uint32_t)0x00000020)            /*!< ACK response received/transmitted interrupt */
8605 #define USB_OTG_HCINT_NYET                    ((uint32_t)0x00000040)            /*!< Response received interrupt */
8606 #define USB_OTG_HCINT_TXERR                   ((uint32_t)0x00000080)            /*!< Transaction error */
8607 #define USB_OTG_HCINT_BBERR                   ((uint32_t)0x00000100)            /*!< Babble error */
8608 #define USB_OTG_HCINT_FRMOR                   ((uint32_t)0x00000200)            /*!< Frame overrun */
8609 #define USB_OTG_HCINT_DTERR                   ((uint32_t)0x00000400)            /*!< Data toggle error */
8610
8611 /********************  Bit definition forUSB_OTG_DIEPINT register  ********************/
8612 #define USB_OTG_DIEPINT_XFRC                    ((uint32_t)0x00000001)            /*!< Transfer completed interrupt */
8613 #define USB_OTG_DIEPINT_EPDISD                  ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt */
8614 #define USB_OTG_DIEPINT_TOC                     ((uint32_t)0x00000008)            /*!< Timeout condition */
8615 #define USB_OTG_DIEPINT_ITTXFE                  ((uint32_t)0x00000010)            /*!< IN token received when TxFIFO is empty */
8616 #define USB_OTG_DIEPINT_INEPNE                  ((uint32_t)0x00000040)            /*!< IN endpoint NAK effective */
8617 #define USB_OTG_DIEPINT_TXFE                    ((uint32_t)0x00000080)            /*!< Transmit FIFO empty */
8618 #define USB_OTG_DIEPINT_TXFIFOUDRN              ((uint32_t)0x00000100)            /*!< Transmit Fifo Underrun */
8619 #define USB_OTG_DIEPINT_BNA                     ((uint32_t)0x00000200)            /*!< Buffer not available interrupt */
8620 #define USB_OTG_DIEPINT_PKTDRPSTS               ((uint32_t)0x00000800)            /*!< Packet dropped status */
8621 #define USB_OTG_DIEPINT_BERR                    ((uint32_t)0x00001000)            /*!< Babble error interrupt */
8622 #define USB_OTG_DIEPINT_NAK                     ((uint32_t)0x00002000)            /*!< NAK interrupt */
8623
8624 /********************  Bit definition forUSB_OTG_HCINTMSK register  ********************/
8625 #define USB_OTG_HCINTMSK_XFRCM                   ((uint32_t)0x00000001)            /*!< Transfer completed mask */
8626 #define USB_OTG_HCINTMSK_CHHM                    ((uint32_t)0x00000002)            /*!< Channel halted mask */
8627 #define USB_OTG_HCINTMSK_AHBERR                  ((uint32_t)0x00000004)            /*!< AHB error */
8628 #define USB_OTG_HCINTMSK_STALLM                  ((uint32_t)0x00000008)            /*!< STALL response received interrupt mask */
8629 #define USB_OTG_HCINTMSK_NAKM                    ((uint32_t)0x00000010)            /*!< NAK response received interrupt mask */
8630 #define USB_OTG_HCINTMSK_ACKM                    ((uint32_t)0x00000020)            /*!< ACK response received/transmitted interrupt mask */
8631 #define USB_OTG_HCINTMSK_NYET                    ((uint32_t)0x00000040)            /*!< response received interrupt mask */
8632 #define USB_OTG_HCINTMSK_TXERRM                  ((uint32_t)0x00000080)            /*!< Transaction error mask */
8633 #define USB_OTG_HCINTMSK_BBERRM                  ((uint32_t)0x00000100)            /*!< Babble error mask */
8634 #define USB_OTG_HCINTMSK_FRMORM                  ((uint32_t)0x00000200)            /*!< Frame overrun mask */
8635 #define USB_OTG_HCINTMSK_DTERRM                  ((uint32_t)0x00000400)            /*!< Data toggle error mask */
8636
8637 /********************  Bit definition for USB_OTG_DIEPTSIZ register  ********************/
8638
8639 #define USB_OTG_DIEPTSIZ_XFRSIZ                  ((uint32_t)0x0007FFFF)            /*!< Transfer size */
8640 #define USB_OTG_DIEPTSIZ_PKTCNT                  ((uint32_t)0x1FF80000)            /*!< Packet count */
8641 #define USB_OTG_DIEPTSIZ_MULCNT                  ((uint32_t)0x60000000)            /*!< Packet count */
8642 /********************  Bit definition forUSB_OTG_HCTSIZ register  ********************/
8643 #define USB_OTG_HCTSIZ_XFRSIZ                    ((uint32_t)0x0007FFFF)            /*!< Transfer size */
8644 #define USB_OTG_HCTSIZ_PKTCNT                    ((uint32_t)0x1FF80000)            /*!< Packet count */
8645 #define USB_OTG_HCTSIZ_DOPING                    ((uint32_t)0x80000000)            /*!< Do PING */
8646 #define USB_OTG_HCTSIZ_DPID                      ((uint32_t)0x60000000)            /*!< Data PID */
8647 #define USB_OTG_HCTSIZ_DPID_0                    ((uint32_t)0x20000000)            /*!<Bit 0 */
8648 #define USB_OTG_HCTSIZ_DPID_1                    ((uint32_t)0x40000000)            /*!<Bit 1 */
8649
8650 /********************  Bit definition forUSB_OTG_DIEPDMA register  ********************/
8651 #define USB_OTG_DIEPDMA_DMAADDR                  ((uint32_t)0xFFFFFFFF)            /*!< DMA address */
8652
8653 /********************  Bit definition forUSB_OTG_HCDMA register  ********************/
8654 #define USB_OTG_HCDMA_DMAADDR                    ((uint32_t)0xFFFFFFFF)            /*!< DMA address */
8655
8656 /********************  Bit definition forUSB_OTG_DTXFSTS register  ********************/
8657 #define USB_OTG_DTXFSTS_INEPTFSAV                ((uint32_t)0x0000FFFF)            /*!< IN endpoint TxFIFO space available */
8658
8659 /********************  Bit definition forUSB_OTG_DIEPTXF register  ********************/
8660 #define USB_OTG_DIEPTXF_INEPTXSA                 ((uint32_t)0x0000FFFF)            /*!< IN endpoint FIFOx transmit RAM start address */
8661 #define USB_OTG_DIEPTXF_INEPTXFD                 ((uint32_t)0xFFFF0000)            /*!< IN endpoint TxFIFO depth */
8662
8663 /********************  Bit definition forUSB_OTG_DOEPCTL register  ********************/
8664
8665 #define USB_OTG_DOEPCTL_MPSIZ                     ((uint32_t)0x000007FF)            /*!< Maximum packet size */          /*!<Bit 1 */
8666 #define USB_OTG_DOEPCTL_USBAEP                    ((uint32_t)0x00008000)            /*!< USB active endpoint */
8667 #define USB_OTG_DOEPCTL_NAKSTS                    ((uint32_t)0x00020000)            /*!< NAK status */
8668 #define USB_OTG_DOEPCTL_SD0PID_SEVNFRM            ((uint32_t)0x10000000)            /*!< Set DATA0 PID */
8669 #define USB_OTG_DOEPCTL_SODDFRM                   ((uint32_t)0x20000000)            /*!< Set odd frame */
8670 #define USB_OTG_DOEPCTL_EPTYP                     ((uint32_t)0x000C0000)            /*!< Endpoint type */
8671 #define USB_OTG_DOEPCTL_EPTYP_0                   ((uint32_t)0x00040000)            /*!<Bit 0 */
8672 #define USB_OTG_DOEPCTL_EPTYP_1                   ((uint32_t)0x00080000)            /*!<Bit 1 */
8673 #define USB_OTG_DOEPCTL_SNPM                      ((uint32_t)0x00100000)            /*!< Snoop mode */
8674 #define USB_OTG_DOEPCTL_STALL                     ((uint32_t)0x00200000)            /*!< STALL handshake */
8675 #define USB_OTG_DOEPCTL_CNAK                      ((uint32_t)0x04000000)            /*!< Clear NAK */
8676 #define USB_OTG_DOEPCTL_SNAK                      ((uint32_t)0x08000000)            /*!< Set NAK */
8677 #define USB_OTG_DOEPCTL_EPDIS                     ((uint32_t)0x40000000)            /*!< Endpoint disable */
8678 #define USB_OTG_DOEPCTL_EPENA                     ((uint32_t)0x80000000)            /*!< Endpoint enable */
8679
8680 /********************  Bit definition forUSB_OTG_DOEPINT register  ********************/
8681 #define USB_OTG_DOEPINT_XFRC                    ((uint32_t)0x00000001)            /*!< Transfer completed interrupt */
8682 #define USB_OTG_DOEPINT_EPDISD                  ((uint32_t)0x00000002)            /*!< Endpoint disabled interrupt */
8683 #define USB_OTG_DOEPINT_STUP                    ((uint32_t)0x00000008)            /*!< SETUP phase done */
8684 #define USB_OTG_DOEPINT_OTEPDIS                 ((uint32_t)0x00000010)            /*!< OUT token received when endpoint disabled */
8685 #define USB_OTG_DOEPINT_B2BSTUP                 ((uint32_t)0x00000040)            /*!< Back-to-back SETUP packets received */
8686 #define USB_OTG_DOEPINT_NYET                    ((uint32_t)0x00004000)            /*!< NYET interrupt */
8687
8688 /********************  Bit definition forUSB_OTG_DOEPTSIZ register  ********************/
8689
8690 #define USB_OTG_DOEPTSIZ_XFRSIZ                  ((uint32_t)0x0007FFFF)            /*!< Transfer size */
8691 #define USB_OTG_DOEPTSIZ_PKTCNT                  ((uint32_t)0x1FF80000)            /*!< Packet count */
8692
8693 #define USB_OTG_DOEPTSIZ_STUPCNT                 ((uint32_t)0x60000000)            /*!< SETUP packet count */
8694 #define USB_OTG_DOEPTSIZ_STUPCNT_0               ((uint32_t)0x20000000)            /*!<Bit 0 */
8695 #define USB_OTG_DOEPTSIZ_STUPCNT_1               ((uint32_t)0x40000000)            /*!<Bit 1 */
8696
8697 /********************  Bit definition for PCGCCTL register  ********************/
8698 #define USB_OTG_PCGCCTL_STOPCLK                 ((uint32_t)0x00000001)            /*!< SETUP packet count */
8699 #define USB_OTG_PCGCCTL_GATECLK                 ((uint32_t)0x00000002)            /*!<Bit 0 */
8700 #define USB_OTG_PCGCCTL_PHYSUSP                 ((uint32_t)0x00000010)            /*!<Bit 1 */
8701
8702
8703 /**
8704   * @}
8705   */
8706
8707 /**
8708   * @}
8709   */
8710
8711 /** @addtogroup Exported_macros
8712   * @{
8713   */
8714
8715 /******************************* ADC Instances ********************************/
8716 #define IS_ADC_ALL_INSTANCE(INSTANCE) (((INSTANCE) == ADC1) || \
8717                                        ((INSTANCE) == ADC2) || \
8718                                        ((INSTANCE) == ADC3))
8719
8720 /******************************* CAN Instances ********************************/
8721 #define IS_CAN_ALL_INSTANCE(INSTANCE) (((INSTANCE) == CAN1) || \
8722                                        ((INSTANCE) == CAN2))
8723
8724 /******************************* CRC Instances ********************************/
8725 #define IS_CRC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == CRC)
8726
8727 /******************************* DAC Instances ********************************/
8728 #define IS_DAC_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DAC)
8729
8730 /******************************* DCMI Instances *******************************/
8731 #define IS_DCMI_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DCMI)
8732
8733 /******************************* DMA2D Instances *******************************/
8734 #define IS_DMA2D_ALL_INSTANCE(INSTANCE) ((INSTANCE) == DMA2D)
8735
8736 /******************************** DMA Instances *******************************/
8737 #define IS_DMA_STREAM_ALL_INSTANCE(INSTANCE) (((INSTANCE) == DMA1_Stream0) || \
8738                                               ((INSTANCE) == DMA1_Stream1) || \
8739                                               ((INSTANCE) == DMA1_Stream2) || \
8740                                               ((INSTANCE) == DMA1_Stream3) || \
8741                                               ((INSTANCE) == DMA1_Stream4) || \
8742                                               ((INSTANCE) == DMA1_Stream5) || \
8743                                               ((INSTANCE) == DMA1_Stream6) || \
8744                                               ((INSTANCE) == DMA1_Stream7) || \
8745                                               ((INSTANCE) == DMA2_Stream0) || \
8746                                               ((INSTANCE) == DMA2_Stream1) || \
8747                                               ((INSTANCE) == DMA2_Stream2) || \
8748                                               ((INSTANCE) == DMA2_Stream3) || \
8749                                               ((INSTANCE) == DMA2_Stream4) || \
8750                                               ((INSTANCE) == DMA2_Stream5) || \
8751                                               ((INSTANCE) == DMA2_Stream6) || \
8752                                               ((INSTANCE) == DMA2_Stream7))
8753
8754 /******************************* GPIO Instances *******************************/
8755 #define IS_GPIO_ALL_INSTANCE(INSTANCE) (((INSTANCE) == GPIOA) || \
8756                                         ((INSTANCE) == GPIOB) || \
8757                                         ((INSTANCE) == GPIOC) || \
8758                                         ((INSTANCE) == GPIOD) || \
8759                                         ((INSTANCE) == GPIOE) || \
8760                                         ((INSTANCE) == GPIOF) || \
8761                                         ((INSTANCE) == GPIOG) || \
8762                                         ((INSTANCE) == GPIOH) || \
8763                                         ((INSTANCE) == GPIOI) || \
8764                                         ((INSTANCE) == GPIOJ) || \
8765                                         ((INSTANCE) == GPIOK))
8766
8767 /******************************** I2C Instances *******************************/
8768 #define IS_I2C_ALL_INSTANCE(INSTANCE) (((INSTANCE) == I2C1) || \
8769                                        ((INSTANCE) == I2C2) || \
8770                                        ((INSTANCE) == I2C3))
8771
8772 /******************************** I2S Instances *******************************/
8773 #define IS_I2S_INSTANCE(INSTANCE)  (((INSTANCE) == SPI2) || \
8774                                     ((INSTANCE) == SPI3))
8775
8776 /*************************** I2S Extended Instances ***************************/
8777 #define IS_I2S_INSTANCE_EXT(PERIPH)  (((INSTANCE) == SPI2)    || \
8778                                       ((INSTANCE) == SPI3)    || \
8779                                       ((INSTANCE) == I2S2ext) || \
8780                                       ((INSTANCE) == I2S3ext))
8781
8782 /****************************** LTDC Instances ********************************/
8783 #define IS_LTDC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == LTDC)
8784
8785 /******************************* RNG Instances ********************************/
8786 #define IS_RNG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RNG)
8787
8788 /****************************** RTC Instances *********************************/
8789 #define IS_RTC_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == RTC)
8790
8791 /******************************* SAI Instances ********************************/
8792 #define IS_SAI_BLOCK_PERIPH(PERIPH) (((PERIPH) == SAI1_Block_A) || \
8793                                      ((PERIPH) == SAI1_Block_B))
8794
8795 /******************************** SPI Instances *******************************/
8796 #define IS_SPI_ALL_INSTANCE(INSTANCE) (((INSTANCE) == SPI1) || \
8797                                        ((INSTANCE) == SPI2) || \
8798                                        ((INSTANCE) == SPI3) || \
8799                                        ((INSTANCE) == SPI4) || \
8800                                        ((INSTANCE) == SPI5) || \
8801                                        ((INSTANCE) == SPI6))
8802
8803 /*************************** SPI Extended Instances ***************************/
8804 #define IS_SPI_ALL_INSTANCE_EXT(INSTANCE) (((INSTANCE) == SPI1)    || \
8805                                            ((INSTANCE) == SPI2)    || \
8806                                            ((INSTANCE) == SPI3)    || \
8807                                            ((INSTANCE) == SPI4)    || \
8808                                            ((INSTANCE) == SPI5)    || \
8809                                            ((INSTANCE) == SPI6)    || \
8810                                            ((INSTANCE) == I2S2ext) || \
8811                                            ((INSTANCE) == I2S3ext))
8812
8813 /****************** TIM Instances : All supported instances *******************/
8814 #define IS_TIM_INSTANCE(INSTANCE) (((INSTANCE) == TIM1)   || \
8815                                    ((INSTANCE) == TIM2)   || \
8816                                    ((INSTANCE) == TIM3)   || \
8817                                    ((INSTANCE) == TIM4)   || \
8818                                    ((INSTANCE) == TIM5)   || \
8819                                    ((INSTANCE) == TIM6)   || \
8820                                    ((INSTANCE) == TIM7)   || \
8821                                    ((INSTANCE) == TIM8)   || \
8822                                    ((INSTANCE) == TIM9)   || \
8823                                    ((INSTANCE) == TIM10)  || \
8824                                    ((INSTANCE) == TIM11)  || \
8825                                    ((INSTANCE) == TIM12)  || \
8826                                    ((INSTANCE) == TIM13)  || \
8827                                    ((INSTANCE) == TIM14))
8828
8829 /************* TIM Instances : at least 1 capture/compare channel *************/
8830 #define IS_TIM_CC1_INSTANCE(INSTANCE)   (((INSTANCE) == TIM1)  || \
8831                                          ((INSTANCE) == TIM2)  || \
8832                                          ((INSTANCE) == TIM3)  || \
8833                                          ((INSTANCE) == TIM4)  || \
8834                                          ((INSTANCE) == TIM5)  || \
8835                                          ((INSTANCE) == TIM8)  || \
8836                                          ((INSTANCE) == TIM9)  || \
8837                                          ((INSTANCE) == TIM10) || \
8838                                          ((INSTANCE) == TIM11) || \
8839                                          ((INSTANCE) == TIM12) || \
8840                                          ((INSTANCE) == TIM13) || \
8841                                          ((INSTANCE) == TIM14))
8842
8843 /************ TIM Instances : at least 2 capture/compare channels *************/
8844 #define IS_TIM_CC2_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \
8845                                        ((INSTANCE) == TIM2) || \
8846                                        ((INSTANCE) == TIM3) || \
8847                                        ((INSTANCE) == TIM4) || \
8848                                        ((INSTANCE) == TIM5) || \
8849                                        ((INSTANCE) == TIM8) || \
8850                                        ((INSTANCE) == TIM9) || \
8851                                        ((INSTANCE) == TIM12))
8852
8853 /************ TIM Instances : at least 3 capture/compare channels *************/
8854 #define IS_TIM_CC3_INSTANCE(INSTANCE)   (((INSTANCE) == TIM1) || \
8855                                          ((INSTANCE) == TIM2) || \
8856                                          ((INSTANCE) == TIM3) || \
8857                                          ((INSTANCE) == TIM4) || \
8858                                          ((INSTANCE) == TIM5) || \
8859                                          ((INSTANCE) == TIM8))
8860
8861 /************ TIM Instances : at least 4 capture/compare channels *************/
8862 #define IS_TIM_CC4_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \
8863                                        ((INSTANCE) == TIM2) || \
8864                                        ((INSTANCE) == TIM3) || \
8865                                        ((INSTANCE) == TIM4) || \
8866                                        ((INSTANCE) == TIM5) || \
8867                                        ((INSTANCE) == TIM8))
8868
8869 /******************** TIM Instances : Advanced-control timers *****************/
8870 #define IS_TIM_ADVANCED_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \
8871                                             ((INSTANCE) == TIM8))
8872
8873 /******************* TIM Instances : Timer input XOR function *****************/
8874 #define IS_TIM_XOR_INSTANCE(INSTANCE)   (((INSTANCE) == TIM1) || \
8875                                          ((INSTANCE) == TIM2) || \
8876                                          ((INSTANCE) == TIM3) || \
8877                                          ((INSTANCE) == TIM4) || \
8878                                          ((INSTANCE) == TIM5) || \
8879                                          ((INSTANCE) == TIM8))
8880
8881 /****************** TIM Instances : DMA requests generation (UDE) *************/
8882 #define IS_TIM_DMA_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \
8883                                        ((INSTANCE) == TIM2) || \
8884                                        ((INSTANCE) == TIM3) || \
8885                                        ((INSTANCE) == TIM4) || \
8886                                        ((INSTANCE) == TIM5) || \
8887                                        ((INSTANCE) == TIM6) || \
8888                                        ((INSTANCE) == TIM7) || \
8889                                        ((INSTANCE) == TIM8))
8890
8891 /************ TIM Instances : DMA requests generation (CCxDE) *****************/
8892 #define IS_TIM_DMA_CC_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \
8893                                           ((INSTANCE) == TIM2) || \
8894                                           ((INSTANCE) == TIM3) || \
8895                                           ((INSTANCE) == TIM4) || \
8896                                           ((INSTANCE) == TIM5) || \
8897                                           ((INSTANCE) == TIM8))
8898
8899 /************ TIM Instances : DMA requests generation (COMDE) *****************/
8900 #define IS_TIM_CCDMA_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1) || \
8901                                           ((INSTANCE) == TIM2) || \
8902                                           ((INSTANCE) == TIM3) || \
8903                                           ((INSTANCE) == TIM4) || \
8904                                           ((INSTANCE) == TIM5) || \
8905                                           ((INSTANCE) == TIM8))
8906
8907 /******************** TIM Instances : DMA burst feature ***********************/
8908 #define IS_TIM_DMABURST_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1) || \
8909                                              ((INSTANCE) == TIM2) || \
8910                                              ((INSTANCE) == TIM3) || \
8911                                              ((INSTANCE) == TIM4) || \
8912                                              ((INSTANCE) == TIM5) || \
8913                                              ((INSTANCE) == TIM8))
8914
8915 /****** TIM Instances : master mode available (TIMx_CR2.MMS available )********/
8916 #define IS_TIM_MASTER_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \
8917                                           ((INSTANCE) == TIM2) || \
8918                                           ((INSTANCE) == TIM3) || \
8919                                           ((INSTANCE) == TIM4) || \
8920                                           ((INSTANCE) == TIM5) || \
8921                                           ((INSTANCE) == TIM6) || \
8922                                           ((INSTANCE) == TIM7) || \
8923                                           ((INSTANCE) == TIM8) || \
8924                                           ((INSTANCE) == TIM9) || \
8925                                           ((INSTANCE) == TIM12))
8926
8927 /*********** TIM Instances : Slave mode available (TIMx_SMCR available )*******/
8928 #define IS_TIM_SLAVE_INSTANCE(INSTANCE) (((INSTANCE) == TIM1) || \
8929                                          ((INSTANCE) == TIM2) || \
8930                                          ((INSTANCE) == TIM3) || \
8931                                          ((INSTANCE) == TIM4) || \
8932                                          ((INSTANCE) == TIM5) || \
8933                                          ((INSTANCE) == TIM8) || \
8934                                          ((INSTANCE) == TIM9) || \
8935                                          ((INSTANCE) == TIM12))
8936
8937 /********************** TIM Instances : 32 bit Counter ************************/
8938 #define IS_TIM_32B_COUNTER_INSTANCE(INSTANCE)(((INSTANCE) == TIM2) || \
8939                                               ((INSTANCE) == TIM5))
8940
8941 /***************** TIM Instances : external trigger input availabe ************/
8942 #define IS_TIM_ETR_INSTANCE(INSTANCE)  (((INSTANCE) == TIM1) || \
8943                                         ((INSTANCE) == TIM2) || \
8944                                         ((INSTANCE) == TIM3) || \
8945                                         ((INSTANCE) == TIM4) || \
8946                                         ((INSTANCE) == TIM5) || \
8947                                         ((INSTANCE) == TIM8))
8948
8949 /****************** TIM Instances : remapping capability **********************/
8950 #define IS_TIM_REMAP_INSTANCE(INSTANCE) (((INSTANCE) == TIM2)  || \
8951                                          ((INSTANCE) == TIM5)  || \
8952                                          ((INSTANCE) == TIM11))
8953
8954 /******************* TIM Instances : output(s) available **********************/
8955 #define IS_TIM_CCX_INSTANCE(INSTANCE, CHANNEL) \
8956     ((((INSTANCE) == TIM1) &&                  \
8957      (((CHANNEL) == TIM_CHANNEL_1) ||          \
8958       ((CHANNEL) == TIM_CHANNEL_2) ||          \
8959       ((CHANNEL) == TIM_CHANNEL_3) ||          \
8960       ((CHANNEL) == TIM_CHANNEL_4)))           \
8961     ||                                         \
8962     (((INSTANCE) == TIM2) &&                   \
8963      (((CHANNEL) == TIM_CHANNEL_1) ||          \
8964       ((CHANNEL) == TIM_CHANNEL_2) ||          \
8965       ((CHANNEL) == TIM_CHANNEL_3) ||          \
8966       ((CHANNEL) == TIM_CHANNEL_4)))           \
8967     ||                                         \
8968     (((INSTANCE) == TIM3) &&                   \
8969      (((CHANNEL) == TIM_CHANNEL_1) ||          \
8970       ((CHANNEL) == TIM_CHANNEL_2) ||          \
8971       ((CHANNEL) == TIM_CHANNEL_3) ||          \
8972       ((CHANNEL) == TIM_CHANNEL_4)))           \
8973     ||                                         \
8974     (((INSTANCE) == TIM4) &&                   \
8975      (((CHANNEL) == TIM_CHANNEL_1) ||          \
8976       ((CHANNEL) == TIM_CHANNEL_2) ||          \
8977       ((CHANNEL) == TIM_CHANNEL_3) ||          \
8978       ((CHANNEL) == TIM_CHANNEL_4)))           \
8979     ||                                         \
8980     (((INSTANCE) == TIM5) &&                   \
8981      (((CHANNEL) == TIM_CHANNEL_1) ||          \
8982       ((CHANNEL) == TIM_CHANNEL_2) ||          \
8983       ((CHANNEL) == TIM_CHANNEL_3) ||          \
8984       ((CHANNEL) == TIM_CHANNEL_4)))           \
8985     ||                                         \
8986     (((INSTANCE) == TIM8) &&                   \
8987      (((CHANNEL) == TIM_CHANNEL_1) ||          \
8988       ((CHANNEL) == TIM_CHANNEL_2) ||          \
8989       ((CHANNEL) == TIM_CHANNEL_3) ||          \
8990       ((CHANNEL) == TIM_CHANNEL_4)))           \
8991     ||                                         \
8992     (((INSTANCE) == TIM9) &&                   \
8993      (((CHANNEL) == TIM_CHANNEL_1) ||          \
8994       ((CHANNEL) == TIM_CHANNEL_2)))           \
8995     ||                                         \
8996     (((INSTANCE) == TIM10) &&                  \
8997      (((CHANNEL) == TIM_CHANNEL_1)))           \
8998     ||                                         \
8999     (((INSTANCE) == TIM11) &&                  \
9000      (((CHANNEL) == TIM_CHANNEL_1)))           \
9001     ||                                         \
9002     (((INSTANCE) == TIM12) &&                  \
9003      (((CHANNEL) == TIM_CHANNEL_1) ||          \
9004       ((CHANNEL) == TIM_CHANNEL_2)))           \
9005     ||                                         \
9006     (((INSTANCE) == TIM13) &&                  \
9007      (((CHANNEL) == TIM_CHANNEL_1)))           \
9008     ||                                         \
9009     (((INSTANCE) == TIM14) &&                  \
9010      (((CHANNEL) == TIM_CHANNEL_1))))
9011
9012 /************ TIM Instances : complementary output(s) available ***************/
9013 #define IS_TIM_CCXN_INSTANCE(INSTANCE, CHANNEL) \
9014    ((((INSTANCE) == TIM1) &&                    \
9015      (((CHANNEL) == TIM_CHANNEL_1) ||           \
9016       ((CHANNEL) == TIM_CHANNEL_2) ||           \
9017       ((CHANNEL) == TIM_CHANNEL_3)))            \
9018     ||                                          \
9019     (((INSTANCE) == TIM8) &&                    \
9020      (((CHANNEL) == TIM_CHANNEL_1) ||           \
9021       ((CHANNEL) == TIM_CHANNEL_2) ||           \
9022       ((CHANNEL) == TIM_CHANNEL_3))))
9023
9024 /******************** USART Instances : Synchronous mode **********************/
9025 #define IS_USART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9026                                      ((INSTANCE) == USART2) || \
9027                                      ((INSTANCE) == USART3) || \
9028                                      ((INSTANCE) == USART6))
9029
9030 /******************** UART Instances : Asynchronous mode **********************/
9031 #define IS_UART_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9032                                     ((INSTANCE) == USART2) || \
9033                                     ((INSTANCE) == USART3) || \
9034                                     ((INSTANCE) == UART4)  || \
9035                                     ((INSTANCE) == UART5)  || \
9036                                     ((INSTANCE) == USART6) || \
9037                                     ((INSTANCE) == UART7)  || \
9038                                     ((INSTANCE) == UART8))
9039
9040 /****************** UART Instances : Hardware Flow control ********************/
9041 #define IS_UART_HWFLOW_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9042                                            ((INSTANCE) == USART2) || \
9043                                            ((INSTANCE) == USART3) || \
9044                                            ((INSTANCE) == USART6))
9045
9046 /********************* UART Instances : Smard card mode ***********************/
9047 #define IS_SMARTCARD_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9048                                          ((INSTANCE) == USART2) || \
9049                                          ((INSTANCE) == USART3) || \
9050                                          ((INSTANCE) == USART6))
9051
9052 /*********************** UART Instances : IRDA mode ***************************/
9053 #define IS_IRDA_INSTANCE(INSTANCE) (((INSTANCE) == USART1) || \
9054                                     ((INSTANCE) == USART2) || \
9055                                     ((INSTANCE) == USART3) || \
9056                                     ((INSTANCE) == UART4)  || \
9057                                     ((INSTANCE) == UART5)  || \
9058                                     ((INSTANCE) == USART6) || \
9059                                     ((INSTANCE) == UART7)  || \
9060                                     ((INSTANCE) == UART8))
9061
9062 /****************************** IWDG Instances ********************************/
9063 #define IS_IWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == IWDG)
9064
9065 /****************************** WWDG Instances ********************************/
9066 #define IS_WWDG_ALL_INSTANCE(INSTANCE)  ((INSTANCE) == WWDG)
9067
9068 /******************************************************************************/
9069 /*  For a painless codes migration between the STM32F4xx device product       */
9070 /*  lines, the aliases defined below are put in place to overcome the         */
9071 /*  differences in the interrupt handlers and IRQn definitions.               */
9072 /*  No need to update developed interrupt code when moving across             */
9073 /*  product lines within the same STM32F4 Family                              */
9074 /******************************************************************************/
9075
9076 /* Aliases for __IRQn */
9077 #define FSMC_IRQn              FMC_IRQn
9078
9079 /* Aliases for __IRQHandler */
9080 #define FSMC_IRQHandler        FMC_IRQHandler
9081
9082 /**
9083   * @}
9084   */
9085
9086 /**
9087   * @}
9088   */
9089
9090 /**
9091   * @}
9092   */
9093
9094 #ifdef __cplusplus
9095 }
9096 #endif /* __cplusplus */
9097
9098 #endif /* __STM32F439xx_H */
9099
9100
9101
9102 /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/